特許
J-GLOBAL ID:200903092967145421
半導体装置及びその製造方法
発明者:
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出願人/特許権者:
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代理人 (8件):
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別:公開公報
出願番号(国際出願番号):特願2006-038252
公開番号(公開出願番号):特開2007-220809
出願日: 2006年02月15日
公開日(公表日): 2007年08月30日
要約:
【課題】マルチゲートMISトランジスタにおいて、チャネルの角部での電界集中を抑制する。【解決手段】複数面にチャネルを有するマルチゲートMISトランジスタを有する半導体装置において、絶縁膜上12に一方向に沿って島状に形成され、一方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て90度よりも大きく、一方向と垂直な断面が上下及び左右に対称性を有する半導体層21と、側面のチャネルとすべき領域上に形成されたゲート絶縁膜と、側面のチャネルとすべき領域上にゲート絶縁膜を介して形成されたゲート電極24と、半導体層21に接して形成されたソース・ドレイン電極27とを備えた。【選択図】図2
請求項(抜粋):
絶縁膜上に一方向に沿って島状に形成され、前記一方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て90度よりも大きく、前記一方向と垂直な断面が上下及び左右に対称性を有する半導体層と、
前記側面のチャネルとすべき領域上に形成されたゲート絶縁膜と、
前記側面のチャネルとすべき領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層に接して形成されたソース・ドレイン電極と、
を具備したことを特徴とする半導体装置。
IPC (2件):
H01L 29/786
, H01L 21/336
FI (5件):
H01L29/78 618C
, H01L29/78 617K
, H01L29/78 620
, H01L29/78 616V
, H01L29/78 616L
Fターム (38件):
5F110AA01
, 5F110AA06
, 5F110AA07
, 5F110AA12
, 5F110CC02
, 5F110DD01
, 5F110DD05
, 5F110DD13
, 5F110EE02
, 5F110EE05
, 5F110EE08
, 5F110EE09
, 5F110EE22
, 5F110EE30
, 5F110EE32
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110GG01
, 5F110GG03
, 5F110GG12
, 5F110GG17
, 5F110GG22
, 5F110GG30
, 5F110GG41
, 5F110GG42
, 5F110HJ13
, 5F110HJ23
, 5F110HK01
, 5F110HK05
, 5F110HK09
, 5F110HK32
, 5F110HK41
, 5F110HM02
, 5F110HM04
, 5F110QQ11
, 5F110QQ17
引用特許:
引用文献:
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