特許
J-GLOBAL ID：200903093294002204

半導体装置、電気光学装置、集積回路及び電子機器

発明者：
石原 良一

石原 良一 について

, 
ヴィカス ラナ

ヴィカス ラナ について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (4件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司 ,  大貫 敏史
公報種別：公開公報
出願番号（国際出願番号）：特願2004-117491
公開番号（公開出願番号）：特開2005-303023
出願日： 2004年04月13日
公開日（公表日）： 2005年10月27日
要約：
【課題】 薄膜トランジスタの回路設計上の自由度の制限を軽微なものとし、高性能なNチャネル及びPチャネル薄膜トランジスタを得ることを可能とする半導体装置の製造方法を提供する。【解決手段】 基板11上に半導体膜の結晶化の際の起点となるべき複数の起点部125を形成する起点部形成工程と、起点部が形成された基板上に半導体膜133を形成する半導体膜形成工程と、半導体膜に熱処理を行い、複数の起点部125のそれぞれを略中心とする複数のシリコン略単結晶粒を形成する熱処理工程と、半導体膜をパターニングする工程を有し、パターニング工程では、Nチャネル薄膜トランジスタのチャネル形成領域135Nを起点部125及びその周辺を含まないようにシリコン略単結晶粒上に形成し、Pチャネル薄膜トランジスタのチャネル形成領域135Pをシリコン略単結晶粒上に形成する。【選択図】 図5
請求項（抜粋）：
少なくとも一方の表面が絶縁性の基板に半導体膜を用いて薄膜トランジスタを形成する半導体装置の製造方法であって、 前記基板上に半導体膜の結晶化の際の起点となるべき複数の起点部を形成する起点部形成工程と、 前記起点部が形成された前記基板上に半導体膜を形成する半導体膜形成工程と、 前記半導体膜に熱処理を行い、前記複数の起点部のそれぞれを略中心とする複数の略単結晶粒を形成する熱処理工程と、 前記半導体膜をパターニングし、ソース領域、ドレイン領域及びチャネル形成領域となるべきトランジスタ領域を形成するパターニング工程と、 前記トランジスタ領域上にゲート絶縁膜及びゲート電極を形成してNチャネル薄膜トランジスタ及びPチャネル薄膜トランジスタを形成する素子形成工程と、を含み、 前記パターニング工程では、前記Nチャネル薄膜トランジスタを、前記起点部を含まないように前記略単結晶粒上に形成し、前記Pチャネル薄膜トランジスタを前記略単結晶粒上に形成する、半導体装置の製造方法。
IPC (3件)：
H01L21/336 ,  H01L21/20 ,  H01L29/786
FI (4件)：
H01L29/78 627G ,  H01L21/20 ,  H01L29/78 613A ,  H01L29/78 626C
Fターム (48件)：
5F052AA02 ,  5F052BB07 ,  5F052DA01 ,  5F052DA02 ,  5F052DB02 ,  5F052DB03 ,  5F052EA11 ,  5F052EA12 ,  5F052EA15 ,  5F052FA13 ,  5F052FA15 ,  5F052JA04 ,  5F110AA30 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110DD21 ,  5F110EE03 ,  5F110EE04 ,  5F110EE44 ,  5F110FF02 ,  5F110FF31 ,  5F110GG02 ,  5F110GG13 ,  5F110GG16 ,  5F110GG22 ,  5F110GG23 ,  5F110GG24 ,  5F110GG25 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL23 ,  5F110NN02 ,  5F110NN23 ,  5F110NN35 ,  5F110NN72 ,  5F110NN77 ,  5F110PP03 ,  5F110PP35 ,  5F110PP36 ,  5F110QQ11
引用特許：
出願人引用 (1件)
  • 半導体装置の作製方法
    公報種別：公開公報   出願番号：特願平10-206150   出願人：株式会社半導体エネルギー研究所
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM