特許
J-GLOBAL ID：200903093405746909
半導体記憶装置および半導体記憶装置のデータ書き込み方法
発明者：
出願人/特許権者：
代理人 (1件)：
亀谷 美明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-326635
公開番号（公開出願番号）：特開2003-132700
出願日： 2001年10月24日
公開日（公表日）： 2003年05月09日
要約：
【要約】【課題】 データ・ライト動作を最大回数繰り返す場合であっても,所要時間を最小限に抑えることが可能な半導体記憶装置および半導体記憶装置のデータ書き込み方法を提供する。【解決手段】 テストパッドTPをLレベルに設定することによってフラッシュメモリ101はテストモードにセットされる。ベリファイがパスしたときには,ベリファイ回路VCがHレベルの適合信号VPASSを出力するが,データ書き込み制御回路WCCおよびデータ書き込みカウンタ回路WCTの各適合信号入力端子(VPASS)は,適合信号無効化手段3によってLレベルに固定される。ラッチ回路LCはラッチ適合信号VPLをHレベルに保持し,ベリファイ回路VCのベリファイ開始信号入力端子(VR)はLレベルに固定される。ベリファイ動作を伴わないライト動作が,データ書き込みカウンタ回路WCTに設定されている回数に達するまで反復される。
請求項（抜粋）：
データを格納するメモリセルと,ベリファイ開始信号が入力されると,前記メモリセルに格納されたデータの検証を行い,所望の結果が得られた場合に適合信号を出力するベリファイ回路と,前記適合信号が入力されるまで前記メモリセルに対するデータ・ライト動作を所定回数反復し,各データ・ライト動作の後,前記ベリファイ開始信号を出力するデータ書き込み制御回路と,テストモードに設定された場合,前記適合信号を無効化する適合信号無効化手段と,前記テストモードに設定された場合,前記ベリファイ開始信号を無効化することが可能となるベリファイ動作省略化手段と,を備えたことを特徴とする,半導体記憶装置。
IPC (5件)：
G11C 29/00 673
, G01R 31/28
, G01R 31/3185
, G11C 16/02
, G11C 17/00
G11C 29/00 673 V
, G11C 17/00 D
, G11C 17/00 611 A
, G01R 31/28 B
, G01R 31/28 W
2G132AA08
, 2G132AK07
, 2G132AL09
, 5B003AA05
, 5B003AB05
, 5B003AC06
, 5B003AD03
, 5B003AD04
, 5B003AE04
, 5B025AD04
, 5B025AD05
, 5B025AD16
, 5B025AE09
, 5L106AA10
, 5L106DD31
, 5L106EE02
