特許

J-GLOBAL ID：200903093642040905

電荷トラップメモリセルを有する半導体メモリとその形成方法

発明者： ヨーゼフ,ヴィラー ,  トーマス,ミコラジック ,  クリストフ,ルドヴィック ,  ノルベルト,シュルツェ ,  カール ハインツ,クエステルス
出願人/特許権者： インフィネオン テクノロジーズ アクチエンゲゼルシャフト
代理人 (1件)： 特許業務法人原謙三国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2006-051536
公開番号（公開出願番号）：特開2006-245579
出願日： 2006年02月28日
公開日（公表日）： 2006年09月14日
要約：

【課題】電荷トラップセルを有するメモリ、および電荷トラップセルを有するメモリの形成法の提供。【解決手段】メモリトランジスタの各チャネル領域の電流の方向が、関連するワード線3に対して横方向であって、ビット線2が、ワード線3から電気的に絶縁するように、ワード線の上面に配置されており、ソース/ドレイン領域の、電気的に導電性であるローカル相互接続4が設けられており、ローカル相互接続4は、上記ワード線3間の間隔区域に、ワード線3から電気的に絶縁するように配置されているとともに、上記ビット線2に接続されており、ゲート電極が、少なくとも部分的にメモリ基板内に形成されたトレンチ内に配置されている。【選択図】図1

請求項（抜粋）：

電荷トラップメモリセルを含んだメモリであって、 基板と、 複数の導電性のワード線と、 複数のメモリセルとを有しており、 上記複数のメモリセルは、複数のトレンチ分離と、該トレンチ分離に挟まれた複数のソース/ドレイン領域と、隣接したソース/ドレイン領域間の上記基板と向かい合っている上記ワード線の各部位によって形成された複数のゲート電極と、を有しており、 上記複数のゲート電極が複数のチャネル領域を形成しており、 上記ゲート電極は、トラップ絶縁膜によって上記ソース/ドレイン領域から分離されているとともに、少なくとも部分的に上記基板内に形成されたトレンチ内に配置されていることを特徴とするメモリ。

IPC (5件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/10

FI (3件)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481

Fターム (26件)：

5F083EP18 ,  5F083EP22 ,  5F083EP77 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR05 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA03 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BD13 ,  5F101BD21 ,  5F101BD33 ,  5F101BD35 ,  5F101BF05 ,  5F101BH02 ,  5F101BH03 ,  5F101BH04 ,  5F101BH15

引用特許：

審査官引用 (3件)

• 不揮発性半導体メモリおよびその製造方法
  公報種別：公開公報   出願番号：特願2002-114145   出願人：富士通株式会社
• 半導体メモリ
  公報種別：公開公報   出願番号：特願2003-107176   出願人：イノテック株式会社
• 不揮発性メモリセル
  公報種別：公表公報   出願番号：特願平10-515143   出願人：シーメンスアクチエンゲゼルシヤフト