特許
J-GLOBAL ID：200903093998096271

半導体装置及びその製造方法

発明者：
関根 誠

関根 誠 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-287364
公開番号（公開出願番号）：特開2004-128063
出願日： 2002年09月30日
公開日（公表日）： 2004年04月22日
要約：
【課題】半導体基板を貫通するスルーホール内に形成された接続プラグを有する半導体チップを含む複数のチップが積層されたマルチチップ半導体装置の信頼性を向上させる。【解決手段】半導体素子が集積形成された半導体基板11と、この半導体基板11表面上に形成された配線層12と、前記半導体基板11を貫通するスルーホール内に形成され、導電性を有する接続プラグ16を具備し、前記接続プラグ16は、該接続プラグ16の上面及び下面の面積より、前記半導体基板11の表面に平行な断面の面積が小さい部分を有することを特徴とする。【選択図】 図1
請求項（抜粋）：
半導体素子が集積形成された半導体基板と、 この半導体基板表面上に形成された配線層と、 前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、 前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする半導体装置。
IPC (6件)：
H01L21/3205 ,  H01L21/3065 ,  H01L23/52 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18
FI (4件)：
H01L21/88 J ,  H01L21/302 105A ,  H01L23/52 C ,  H01L25/08 Z
Fターム (53件)：
5F004AA05 ,  5F004BA04 ,  5F004CA02 ,  5F004CA03 ,  5F004DA00 ,  5F004DA18 ,  5F004DA26 ,  5F004DB01 ,  5F004EA06 ,  5F004EA13 ,  5F004EA29 ,  5F004EB01 ,  5F033HH07 ,  5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH25 ,  5F033HH27 ,  5F033HH28 ,  5F033HH29 ,  5F033MM08 ,  5F033MM13 ,  5F033MM30 ,  5F033NN29 ,  5F033NN32 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ18 ,  5F033QQ21 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ46 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR22 ,  5F033SS13 ,  5F033SS15 ,  5F033SS21 ,  5F033TT07 ,  5F033VV07 ,  5F033XX00 ,  5F033XX17 ,  5F033XX19
引用特許：
審査官引用 (4件)
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