特許

J-GLOBAL ID：200903094356347579

記憶装置およびリーク電流低減方法

発明者： 桧垣 直志
出願人/特許権者： 富士通株式会社
代理人 (5件)： 石田 敬 ,  鶴田 準一 ,  土屋 繁 ,  西山 雅也 ,  樋口 外治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-027000
公開番号（公開出願番号）：特開2004-241021
出願日： 2003年02月04日
公開日（公表日）： 2004年08月26日
要約：

【課題】CMOS回路を採用するLSIにおいて、高速動作に影響を与えることなくトランジスタのリーク電流を低減する。【解決手段】LSI内の記憶素子を複数の記憶素子ブロック15に分けて、グローバル電源電圧Vddより低くかつ記憶素子のデータ保持に必要な電圧を生じる記憶保持電圧発生手段21と、アクセス状態にない又は高速動作が不要な記憶素子ブロックに、グローバル電源電圧Vddに代えて記憶保持電圧発生手段21により得られる記憶保持電圧を供給する電源切替手段19とを備えて構成した。【選択図】 図2

請求項（抜粋）：

各々が1以上の記憶素子を備える複数の記憶素子ブロックと、 前記記憶素子がデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路と、 前記記憶素子ブロックがデータ保持を行う間は前記記憶保持電圧発生回路による電圧を電源電圧として前記記憶素子ブロックに供給する電源切替回路とを備えることを特徴とする記憶装置。

IPC (2件)：

G11C11/413 ,  H03K19/00

FI (3件)：

G11C11/34 335A ,  H03K19/00 A ,  G11C11/34 302A

Fターム (17件)：

5B015JJ07 ,  5B015KB44 ,  5B015KB72 ,  5J056AA00 ,  5J056BB49 ,  5J056CC00 ,  5J056CC04 ,  5J056CC05 ,  5J056CC14 ,  5J056DD00 ,  5J056DD13 ,  5J056DD29 ,  5J056EE03 ,  5J056FF06 ,  5J056FF08 ,  5J056GG07 ,  5J056KK01

引用特許：

審査官引用 (3件)

• スタンバイ電流制御回路
  公報種別：公開公報   出願番号：特願平6-092328   出願人：ソニー株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-283708   出願人：松下電器産業株式会社
• 半導体メモリ集積回路装置
  公報種別：公開公報   出願番号：特願平8-036887   出願人：日本電気株式会社