特許
J-GLOBAL ID：200903094520824308

半導体装置およびその製造方法

発明者：
下田 雅志

下田 雅志 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-214360
公開番号（公開出願番号）：特開2003-031574
出願日： 2001年07月13日
公開日（公表日）： 2003年01月31日
要約：
【要約】【課題】半導体装置において、Cuを用いたダマシン配線の上面にAlを用いた接続パッドを形成しようとする場合にパッド配列のピッチを小さくする。【解決手段】素子が形成された半導体基板10上に形成された層間絶縁膜11には、表面に配線溝12が形成され、配線溝12の一部の底面に連なって底面に達する配線接続用のホール13が形成されており、配線溝およびホールの各内面に形成された第1のバリアメタル14を介して配線溝およびホールの内部に埋め込まれた埋め込み配線15と、配線溝の内部で埋め込み配線の表面と同一平面に表面が位置するように、埋め込み配線とは別の種類の材料が埋め込み配線の一部の領域に埋め込まれた埋め込み膜16とを具備する。
請求項（抜粋）：
素子が形成された半導体基板と、前記半導体基板上に形成され、表面に配線溝が形成された層間絶縁膜と、前記配線溝の内面に形成された第1のバリアメタルと、前記第1のバリアメタルを介して前記配線溝の内部に埋め込まれた埋め込み配線と、前記配線溝の内部に、前記埋め込み配線とは別の種類の材料が、その側面と底面で前記埋め込み配線に接するように埋め込まれた埋め込み膜とを具備することを特徴とする半導体装置。
FI (2件)：
H01L 21/88 K ,  H01L 21/88 T
Fターム (37件)：
5F033HH09 ,  5F033HH11 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ25 ,  5F033JJ26 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM02 ,  5F033MM03 ,  5F033MM12 ,  5F033MM13 ,  5F033MM21 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ75 ,  5F033QQ83 ,  5F033RR04 ,  5F033SS04 ,  5F033TT07 ,  5F033VV07 ,  5F033XX00 ,  5F033XX03 ,  5F033XX09 ,  5F033XX10 ,  5F033XX28 ,  5F033XX33
引用特許：
審査官引用 (3件)

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