特許

J-GLOBAL ID：200903094624815181

MIS電界効果型トランジスタの作製方法

発明者： 高橋 洋
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-159608
公開番号（公開出願番号）：特開平11-354784
出願日： 1998年06月08日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】積み上げ拡散層構造及びトレンチ構造を有し、積み上げシリコン層やトレンチ構造素子分離領域に形成される凹部に起因した接合リークの発生を防ぐことを可能とするMIS電界効果型トランジスタの作製方法を提供する。【解決手段】MIS電界効果型トランジスタの作製方法は、(イ)シリコン半導体基板10にトレンチ構造を有する素子分離領域15を形成し、(ロ)ゲート領域23を形成し、(ハ)ソース/ドレイン領域28を形成すべきシリコン半導体基板10の上にシリコン層26を形成し、(ニ)シリコン層26と素子分離領域15との境界領域の表面に形成された凹部15B,26Aを半導体材料27で充填し、(ホ)少なくともシリコン層26の少なくとも表面領域を選択的にシリサイド化する各工程から成る。

請求項（抜粋）：

MIS電界効果型トランジスタの作製方法であって、(イ)シリコン半導体基板にトレンチ構造を有する素子分離領域を形成する工程と、(ロ)ゲート領域を形成する工程と、(ハ)ソース/ドレイン領域を形成すべきシリコン半導体基板上にシリコン層を形成する工程と、(ニ)該シリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料で充填する工程と、(ホ)少なくとも該シリコン層の少なくとも表面領域を選択的にシリサイド化する工程、から成ることを特徴とするMIS電界効果型トランジスタの作製方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/76

FI (3件)：

H01L 29/78 301 R ,  H01L 21/76 E ,  H01L 21/76 L

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-193543   出願人：日本電気株式会社
• 特開平2-222153
  
• MIS型FETおよびその製造方法
  公報種別：公開公報   出願番号：特願平7-193569   出願人：日本電気株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-353498   出願人：株式会社東芝