特許
J-GLOBAL ID:200903094772176210

バイアス回路

発明者:
出願人/特許権者:
代理人 (3件): 机 昌彦 ,  河合 信明 ,  谷澤 靖久
公報種別:公開公報
出願番号(国際出願番号):特願2003-143402
公開番号(公開出願番号):特開2004-349933
出願日: 2003年05月21日
公開日(公表日): 2004年12月09日
要約:
【課題】FETパワーアンプの歪み補償を阻害防止するバイアス回路の低インピーダンス化。【解決手段】マイクロストリップラインの表面導体とグランド導体の間に、表面導体に形成するバイアス回路のパターンと同形状の導体層を形成し、更にその導体層と、表面導体とをビアホールを通じて電気的に接続することでバイアス回路のインダクタンスを低減し、インピーダンスを低減する。【選択図】 図1
請求項(抜粋):
高周波増幅器に設けるバイアス回路であって、 前記高周波増幅器を実装する実装基板が、表面と裏面との間に位置する中間層を有し、 前記中間層が、前記高周波増幅器に外部から与えるバイアス電源と前記高周波増幅器のバイアス印加点とを接続し前記表面に設けた導体パターンと同一形状でかつ電気的に接続した導体パターンを有する、 ことを特徴とするバイアス回路。
IPC (1件):
H03F3/193
FI (1件):
H03F3/193
Fターム (12件):
5J500AA01 ,  5J500AC81 ,  5J500AF16 ,  5J500AH09 ,  5J500AH25 ,  5J500AH29 ,  5J500AK12 ,  5J500AK66 ,  5J500AK68 ,  5J500AQ04 ,  5J500AS13 ,  5J500AT03
引用特許:
審査官引用 (7件)
全件表示

前のページに戻る