特許
J-GLOBAL ID：200903095041305947
半導体パッケージ構造
発明者：
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出願人/特許権者：
代理人 (1件)：
松本 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-191051
公開番号（公開出願番号）：特開平11-040732
出願日： 1997年07月16日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】高速のCPUの処理速度に対する応答速度である100MHz以上の高速において、外部からのノイズを完全に取り除くことが可能な高速伝送特性に優れた半導体パッケージの構造を得る。【解決手段】半導体チップ10の上にリード1が位置しているLOC構造の半導体パッケージ14において、半導体チップ10上のリード1を、そのインナーリードからアウターリードまで、信号用リード2、電源用リード4及びグランド用リード3の三層で構成し、信号用リード2をはさんで上下いずれか一方の側に電源用リード4を、他方の側にグランド用リード3を配置し、これにより外部からのノイズを完全に除去可能とする。
請求項（抜粋）：
半導体チップの上にリードが位置している半導体パッケージにおいて、半導体チップ上のリードを、そのインナーリードからアウターリードまで、信号用リード、電源用リード及びグランド用リードの三層で構成し、信号用リードをはさんでいずれか一方の側に電源用リードを、他方の側にグランド用リードを配置したことを特徴とする半導体パッケージ構造。
IPC (3件)：
H01L 23/50
, H01L 27/10 311
, H05K 9/00
H01L 23/50 W
, H01L 27/10 311
, H05K 9/00 Q
