特許
J-GLOBAL ID：200903096014991827

ブロック・サイズを変更可能なキャッシュ・メモリ・システム

発明者：
甲斐 康司

甲斐 康司 について

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井上 弘士

井上 弘士 について

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村上 和彰

村上 和彰 について


出願人/特許権者：
財団法人九州システム情報技術研究所

財団法人九州システム情報技術研究所 について

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松下電器産業株式会社

松下電器産業株式会社 について

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株式会社アプリオリ・マイクロシステムズ

株式会社アプリオリ・マイクロシステムズ について


代理人 (1件)： 小堀 益 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-071021
公開番号（公開出願番号）：特開平11-328014
出願日： 1999年03月16日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 アドレス空間中における空間局所性の及ぶ範囲の違いに対応するために、アドレス空間毎にブロック・サイズを適切に設定する手段を提供し、不必要なリプレイスの発生を抑える。【解決手段】 キャッシュ・メモリ・システムにおいて、キャッシュ・メモリ100と主記憶106との間で置き換えるデータのサイズを、キャッシュ・メモリ100内の予め定めた大きさの複数の記憶空間102毎に記憶するブロック・サイズ情報記憶手段109を備え、キャッシュ・メモリ100内の記憶空間102に対するプロセッサ130のアクセスがキャッシュ・ミスを起こした時に、キャッシュ・メモリ100内のキャッシュ・ミスを起こした記憶空間と主記憶106との間で、ブロック・サイズ情報記憶手段109に記憶している前記サイズの中で、キャッシュ・ミスを起こした前記記憶空間に該当するブロック・サイズで、データを置き換える手段111を備えた。
請求項（抜粋）：
主記憶に記憶しているデータを一時的に記憶するキャッシュ・メモリを備え、プロセッサが前記キャッシュ・メモリにアクセスするキャッシュ・メモリ・システムにおいて、前記キャッシュ・メモリと前記主記憶との間で置き換えるデータのサイズを、前記キャッシュ・メモリ内の予め定めた大きさの複数の記憶空間毎に記憶するブロック・サイズ情報記憶手段を備え、前記キャッシュ・メモリ内の前記記憶空間に対する前記プロセッサのアクセスがキャッシュ・ミスを起こした時に、前記キャッシュ・メモリ内の前記キャッシュ・ミスを起こした前記記憶空間と前記主記憶との間で、前記ブロック・サイズ情報記憶手段に記憶している前記サイズの中で、前記キャッシュ・ミスを起こした前記記憶空間に該当するブロック・サイズで、データを置き換える手段を備えたことを特徴とするキャッシュ・メモリ・システム。
FI (3件)：
G06F 12/08 E ,  G06F 12/08 G ,  G06F 12/08 S
引用特許：
出願人引用 (7件)
  • 情報処理装置
    公報種別：公開公報   出願番号：特願平5-276721   出願人：株式会社日立製作所
  • 特開平1-290052
  • 特開平1-290050
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審査官引用 (7件)
  • 情報処理装置
    公報種別：公開公報   出願番号：特願平5-276721   出願人：株式会社日立製作所
  • 特開平1-290052
  • 特開平1-290050
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引用文献：
出願人引用 (2件) 審査官引用 (2件)

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