特許
J-GLOBAL ID：200903096024479253

半導体装置の製造方法

発明者：
中山 武雄

中山 武雄 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-183230
公開番号（公開出願番号）：特開2001-015737
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 ショートチャネル効果を抑制し、高速動作が可能なトランジスタを実現出来る半導体装置の製造方法を提供することを目的としている。【解決手段】 ソース、ドレイン領域のゲート電極29の端部から離隔した深い不純物拡散層部分34、35を先に形成し、その後ゲート電極29の側壁に形成した積層構造のサイドウォールスペーサ32の一部を除去し、ゲート電極29に隣接する浅い不純物拡散層36、37を後から形成することにより、不純物拡散層36、37の低温での熱処理を可能とする。その後Ti膜38、TiN膜39を形成し、熱処理によりシリサイドTiSi2膜40をゲート電極、ソース、ドレイン領域上に形成する。サイドウォールスペーサ32の一部を残存させた状態でシリサイデーションを行うことを特徴としている。これによって、ショートチャネル効果を抑制し、より微細で高速動作可能なトランジスタを実現出来る。
請求項（抜粋）：
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁に、材質の異なる第1の絶縁層と第2の絶縁層とを順次形成する工程と、前記半導体基板中に、前記ゲート電極及び前記第1、第2の絶縁層をマスクに用いて不純物を導入し、前記ゲート電極の端部から離隔した第1の不純物拡散層を形成する工程と、前記第2の絶縁層を除去する工程と、前記半導体基板中に、前記ゲート電極をマスクに用い、前記第1の絶縁層を介して不純物を導入し、前記ゲート電極に隣接し且つ前記第1の不純物拡散層より浅い、第2の不純物拡散層を形成する工程と、全面に金属層を形成する工程と、前記ゲート電極表面及び前記第1の不純物拡散層表面と前記金属層とを反応させて、ゲート電極上、ソース及びドレイン領域上にそれぞれ低抵抗材料層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092
FI (4件)：
H01L 29/78 301 L ,  H01L 21/28 301 T ,  H01L 27/08 321 E ,  H01L 29/78 301 P
Fターム (59件)：
4M104AA01 ,  4M104BB01 ,  4M104BB03 ,  4M104BB20 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD32 ,  4M104DD37 ,  4M104DD64 ,  4M104DD78 ,  4M104DD83 ,  4M104DD84 ,  4M104EE09 ,  4M104EE12 ,  4M104EE14 ,  4M104EE15 ,  4M104EE17 ,  4M104FF14 ,  4M104FF21 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F040DA01 ,  5F040DA10 ,  5F040DA13 ,  5F040DC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EK05 ,  5F040FA03 ,  5F040FA05 ,  5F040FA07 ,  5F040FA09 ,  5F040FA10 ,  5F040FB03 ,  5F040FB04 ,  5F040FC11 ,  5F040FC19 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BG01 ,  5F048BG14 ,  5F048DA25 ,  5F048DA27 ,  5F048DA29 ,  5F048DA30
引用特許：
審査官引用 (3件)

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