特許

J-GLOBAL ID：200903096207747745

メモリ試験装置

発明者： 佐藤 新哉
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-168197
公開番号（公開出願番号）：特開2000-011692
出願日： 1998年06月16日
公開日（公表日）： 2000年01月14日
要約：

【要約】【課題】 DDRメモリの試験において、フェイルメモリにスタートアドレス(基本アドレス)とバーストアドレスを与えるために必要とした複数のパターン発生器の台数を減らす。【解決手段】 被試験メモリ6がバースト・モードで動作する場合、パターン発生器2より入力されるスタートアドレスを用いて全てのバーストアドレスを演算するアドレス発生部3dをフェイルメモリ3内に設ける。例えばアドレス発生部3dをフェイルメモリ3の各メモリブロック3-iごとに設ける。被試験メモリ6がダブルデータレート(DDR)モードで動作する場合、パターン発生器2より1テスト周期ごとに変化する偶数番のアドレスA0,A2,A4,...をアドレス発生部3dに入力し、各メモリブロックのアドレス発生部が入力アドレスより必要に応じ奇数番のアドレスA1,A3,A5...を演算する。

請求項（抜粋）：

タイミング発生器のクロックに同期して、パターン発生器から被試験メモリに試験パターン信号を与え、被試験メモリの応答出力と前記パターン発生器から出力される期待値パターンとを、前記タイミング発生器のストローブ信号のタイミングにおいて、論理比較器で比較し、不一致を検出するとフェイルメモリの前記不一致の発生した被試験メモリのアドレスと同じアドレスにフェイルデータを書き込むメモリ試験装置において、被試験メモリがバースト・モードで動作する場合、前記パターン発生器より入力されるスタートアドレス(基本アドレスとも言う)を用いて全てのバーストアドレスを演算するアドレス発生部を前記フェイルメモリ内に設けたことを特徴とするメモリ試験装置。

IPC (2件)：

G11C 29/00 655 ,  G01R 31/28

FI (3件)：

G11C 29/00 655 Z ,  G01R 31/28 B ,  G01R 31/28 H

Fターム (12件)：

2G032AA07 ,  2G032AB00 ,  2G032AE08 ,  2G032AE10 ,  2G032AG01 ,  2G032AG06 ,  2G032AG07 ,  2G032AL00 ,  2G032AL16 ,  5L106AA01 ,  5L106DD22 ,  5L106DD24

引用特許：

審査官引用 (3件)

• メモリ試験装置
  公報種別：公開公報   出願番号：特願平8-182356   出願人：株式会社アドバンテスト
• メモリ試験装置
  公報種別：公開公報   出願番号：特願平8-182754   出願人：株式会社アドバンテスト
• IC試験装置
  公報種別：公開公報   出願番号：特願平7-351905   出願人：日立電子エンジニアリング株式会社