CMOSプロセスのためのデュアルメタルゲートトランジスタ

発明者： ,
出願人/特許権者：
代理人 (1件)：桑垣衛
公報種別：公表公報
出願番号（国際出願番号）：特願2002-511366
公開番号（公開出願番号）：特表2004-503932
出願日： 2001年05月10日
公開日（公表日）： 2004年02月05日
要約：

半導体基板(102)内の第1導電型の第1トランジスタ(130)、及び第2導電型の第2トランジスタ(132)を形成する過程が示される。基板(102)は、第1導電型の第1ウェル(106)及び、第2導電型の第2ウェル(104)を有する。ゲート誘電体(108)はウェルの上方に形成される。その後、ゲート誘電体(108)上に第1金属層(110)が形成される。その後、第2ウェルの上に設けられた第1金属層(110)の一部が除去される。その後、第1の金属と異なる第2金属層(114)がウェル上に形成され、第2の金属(114)上にゲートマスクが形成される。その後、第1ウェル(106)の上の第1ゲートおよび第2ウェル(104)の上の第2ゲートを残すために金属層(110、114)がパターニングされる。次に第1(130)及び第2(132)トランジスタを形成すべく、第1(106)及び第2(104)ウェルにソース/ドレイン(138,142)が形成される。

請求項（抜粋）：

第1及び第2ウェルにゲート誘電体を形成する工程と、ゲート誘電体の上方に第1の種類の金属の第1金属層を形成する工程と、第2ウェルの上方にある前記第1金属層の第1部分を除去する工程と、その後第1及び第2ウェルの上方に、前記第1の種類の金属と異なる第2の種類の金属の第2金属層を形成する工程と、前記第1及び第2ウェルの上方にゲートマスクを形成する工程と、第1ウェル上の第1ゲートと第2ウェル上の第2ゲートを残すべくマスクによって前記第1金属層および第2金属層をパターニングする工程と、前記第1ゲートに隣接している前記第1ウェルに第2の導電型の第1ソース及び第1ドレインを形成して第2トランジスタを形成する工程と、第2ゲートに隣接している前記第2ウェルに前記第1導電型の第2ソース及び第2ドレインを形成して第1トランジスタを形成する工程とからなる、第1導電型の第1ウェルと第2導電型の第2ウェルとを有した半導体基板に第1導電型の第1トランジスタ及び第2導電型の第2にトランジスタを形成する方法。

IPC (7件)：

H01L21/8238 , H01L21/28 , H01L21/8234 , H01L27/088 , H01L27/092 , H01L29/423 , H01L29/49

FI (4件)：

H01L27/08 321D , H01L21/28 301R , H01L27/08 102C , H01L29/58 G

Fターム (35件)：

4M104BB02 , 4M104BB04 , 4M104BB06 , 4M104BB13 , 4M104BB14 , 4M104BB16 , 4M104BB17 , 4M104BB18 , 4M104BB32 , 4M104BB39 , 4M104CC05 , 4M104DD03 , 4M104DD75 , 4M104EE03 , 4M104EE09 , 4M104EE16 , 4M104EE17 , 4M104FF13 , 4M104GG09 , 4M104GG10 , 5F048AA01 , 5F048AC01 , 5F048AC03 , 5F048BB01 , 5F048BB04 , 5F048BB09 , 5F048BB10 , 5F048BB11 , 5F048BB15 , 5F048BB16 , 5F048BC06 , 5F048BE03 , 5F048BG14 , 5F048DA25 , 5F048DA27

引用特許：

審査官引用 (9件)

特開平2-198167
置換ゲート構造を有するトランジスタの製造方法
公報種別：公開公報出願番号：特願平10-368146 出願人：テキサスインスツルメンツインコーポレイテツド
特開平3-227562

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