特許
J-GLOBAL ID:200903015237495902
半導体装置及びその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
前田 弘 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-090166
公開番号(公開出願番号):特開2001-284466
出願日: 2000年03月29日
公開日(公表日): 2001年10月12日
要約:
【要約】【課題】 高性能で且つしきい値電圧の低いn型MOSFET及びp型MOSFETを有する半導体装置を提供する。【解決手段】 n型MOSFETの第1のゲート電極は、ゲート絶縁膜109Aの上に形成され、シリコンのバンドギャップの中央よりも伝導帯側に位置する仕事関数を持つ第1の金属からなる第1の金属膜111Aと、該第1の金属膜111Aの上に形成され、シリコンのバンドギャップの中央よりも価電子帯側に位置する仕事関数を持つ第2の金属からなる第2の金属膜112Aと、該第2の金属膜112Aの上に形成された低抵抗金属膜113Aとから構成されている。p型MOSFETの第2のゲート電極は、ゲート絶縁膜109Aの上に形成された第2の金属からなる第2の金属膜112Aと、該第2の金属膜112Aの上に形成された低抵抗金属膜113Aとから構成されている。
請求項(抜粋):
シリコン基板上の絶縁膜に設けられたゲート電極形成用の第1の凹状溝の底部に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の上に形成された第1のゲート電極とを有するn型MOSFETと、前記絶縁膜に設けられたゲート電極形成用の第2の凹状溝の底部に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の上に形成された第2のゲート電極とを有するp型MOSFETとを備えた半導体装置であって、前記第1のゲート電極は、前記第1のゲート絶縁膜の上に形成され、シリコンのバンドギャップの中央よりも伝導帯側に位置する仕事関数を持つ第1の金属又はその化合物からなり、前記第1の凹状溝内に第1の凹部を有する第1の金属膜と、前記第1の金属膜の上に形成され、シリコンのバンドギャップの中央よりも価電子帯側に位置する仕事関数を持つ第2の金属又はその化合物からなり、前記第1の凹部内に第2の凹部を有する第2の金属膜と、前記第2の凹部に充填された低抵抗金属からなる第1の低抵抗金属膜とから構成され、前記第2のゲート電極は、前記第2のゲート絶縁膜の上に形成され、前記第2の金属又はその化合物からなり、前記第2の凹状溝内に第3の凹部を有する第3の金属膜と、前記第3の凹部に充填された前記低抵抗金属からなる第2の低抵抗金属膜とから構成されていることを特徴とする半導体装置。
IPC (4件):
H01L 21/8238
, H01L 27/092
, H01L 29/43
, H01L 29/78
FI (3件):
H01L 27/08 321 D
, H01L 29/46 R
, H01L 29/78 301 G
Fターム (54件):
4M104AA01
, 4M104BB02
, 4M104BB04
, 4M104BB05
, 4M104BB06
, 4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB17
, 4M104BB32
, 4M104BB36
, 4M104CC05
, 4M104DD03
, 4M104DD04
, 4M104DD23
, 4M104DD37
, 4M104DD43
, 4M104EE03
, 4M104EE14
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104HH16
, 5F040DA01
, 5F040DA04
, 5F040DB03
, 5F040DC01
, 5F040EC02
, 5F040EC03
, 5F040EC04
, 5F040EC08
, 5F040EC20
, 5F040ED03
, 5F040EF02
, 5F040EJ08
, 5F040FA02
, 5F040FA04
, 5F040FB02
, 5F040FB05
, 5F040FC10
, 5F040FC25
, 5F048AA00
, 5F048AC03
, 5F048BA01
, 5F048BB04
, 5F048BB09
, 5F048BB10
, 5F048BB11
, 5F048BB12
, 5F048BB13
, 5F048BB15
, 5F048BC06
, 5F048BE03
, 5F048DA27
引用特許:
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