特許
J-GLOBAL ID：200903096384582853

半導体装置

発明者：
小野 昇太郎

小野 昇太郎 について

, 
川口 雄介

川口 雄介 について

, 
中川 明夫

中川 明夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-085957
公開番号（公開出願番号）：特開2007-173878
出願日： 2007年03月28日
公開日（公表日）： 2007年07月05日
要約：
【課題】耐圧を維持したままオン抵抗を低減することの出来る半導体装置を提供する。【解決手段】半導体装置は、第1導電型の第1半導体層21と、前記第1半導体層上に形成された第2導電型の第2半導体層22と、前記第2半導体層中に形成された第1導電型の第3半導体層23と、前記第3半導体層の表面から前記第3半導体層を貫通し少なくとも前記第1半導体層に達する深さのトレンチ24と、前記トレンチの側壁及び底部に形成された第1絶縁膜25と、少なくとも一部が前記トレンチ内の前記第1絶縁膜上に形成され前記第1乃至第3の半導体層と電気的に分離された第1電極26とを具備し、前記トレンチの側壁に沿ってチャネルが形成される位置の前記第2半導体層の不純物濃度のプロファイルは、前記第3半導体層と前記第2半導体層との界面近傍の第1のピークと、前記第2半導体層と前記第1半導体層との界面近傍の第2のピークとを有する。【選択図】 図4
請求項（抜粋）：
第1導電型の第1半導体層と、 前記第1半導体層上に形成された第2導電型の第2半導体層と、 前記第2半導体層中に形成され、前記第1半導体層と電気的に分離された第1導電型の第3半導体層と、 前記第3半導体層の表面から前記第3半導体層を貫通し、少なくとも前記第1半導体層に達する深さのトレンチと、 前記トレンチの側壁及び底部に形成された第1絶縁膜と、 少なくとも一部が前記トレンチ内の前記第1絶縁膜上に形成され、前記第1乃至第3の半導体層と電気的に分離された第1電極とを具備し、 前記トレンチの側壁に沿ってチャネルが形成される位置の前記第2半導体層の不純物濃度のプロファイルは、前記第3半導体層と前記第2半導体層との界面近傍の第1のピークと、前記第2半導体層と前記第1半導体層との界面近傍の第2のピークとを有すること を特徴とする半導体装置。
IPC (1件)：
H01L 29/78
FI (4件)：
H01L29/78 653A ,  H01L29/78 652K ,  H01L29/78 652J ,  H01L29/78 652E
引用特許：
出願人引用 (1件) 審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM