特許
J-GLOBAL ID：200903096614144699

半導体集積回路の遅延低減配置処理装置および遅延低減配置処理方法

発明者：
田形 充

田形 充 について


出願人/特許権者：
北陸日本電気ソフトウェア株式会社

北陸日本電気ソフトウェア株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-054793
公開番号（公開出願番号）：特開2000-250962
出願日： 1999年03月02日
公開日（公表日）： 2000年09月14日
要約：
【要約】【課題】 半導体集積回路の配置処理で論理の変更なしでは遅延制約を満たせないパスの影響による処理時間の増加および配線収容性の悪化を防止可能にする。【解決手段】 パスの遅延制約を考慮してバッファの挿入およびゲートサイズの最適化を行った状態で、パスの遅延制約を考慮した配置位置の改良を行い、さらに挿入したバッファを削除する。
請求項（抜粋）：
パスの遅延制約に関する情報を記憶しているパス情報記憶部と、該パス情報記憶部が記憶しているパスの遅延制約に関する情報を基にパスの遅延解析を行うパス遅延解析手段と、該パス遅延解析手段によりパスの遅延制約を考慮してパス上のネットにバッファを挿入するバッファ挿入手段と、前記パス遅延解析手段によりパスの遅延制約を考慮してゲートサイズを最適値に変更するゲートサイズ最適化手段と、前記バッファ挿入手段およびゲートサイズ最適化手段による遅延の改善を含めた状態で、前記パス遅延解析手段によりパスの遅延制約を考慮した配置位置の改良を行う配置改良手段と、前記バッファ挿入手段が挿入したバッファを削除するバッファ削除手段とを備えたことを特徴とする半導体集積回路の遅延低減配置処理装置。
IPC (4件)：
G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822
FI (3件)：
G06F 15/60 658 U ,  H01L 21/82 W ,  H01L 27/04 D
Fターム (18件)：
5B046AA08 ,  5B046BA05 ,  5B046JA07 ,  5F038CA17 ,  5F038CD05 ,  5F038CD08 ,  5F038CD09 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064AA01 ,  5F064BB01 ,  5F064CC06 ,  5F064DD03 ,  5F064DD09 ,  5F064EE47 ,  5F064HH06 ,  5F064HH09
引用特許：
審査官引用 (5件)
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