特許
J-GLOBAL ID：200903096642359153

半導体装置およびそのレイアウト方法

発明者：
木村 吉孝

木村 吉孝 について


出願人/特許権者：
川崎マイクロエレクトロニクス株式会社

川崎マイクロエレクトロニクス株式会社 について


代理人 (1件)： 渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-330276
公開番号（公開出願番号）：特開2003-133559
出願日： 2001年10月29日
公開日（公表日）： 2003年05月09日
要約：
【要約】【課題】SOI基板を用いる半導体装置において、プラズマプロセス中のチャージアップによる半導体素子の劣化を防止する。【解決手段】第1の配線層が、不純物拡散領域に、直接か、または、第1の配線層より下層の配線層の配線を介して接続された、少なくとも1つの配線を有し、少なくとも1つの配線の総面積と不純物拡散領域の面積との第1の比か、もしくは、少なくとも1つの配線上に設けられる接続孔の総面積と不純物拡散領域の面積との第2の比が、第1および第2の比に対してそれぞれ定められた所定の値を超える場合に、不純物拡散領域に第1の配線層の配線もしくは第1の配線層より下層の配線層の配線を介してダミー不純物拡散領域を接続する。
請求項（抜粋）：
SOI基板の活性層内に形成された不純物拡散領域を有するMOSトランジスタと、第1の配線層とを有する半導体装置において、前記第1の配線層が、前記不純物拡散領域に、直接か、または、該第1の配線層より下層の配線層の配線を介して接続された、少なくとも1つの配線を有し、前記少なくとも1つの配線の総面積と前記不純物拡散領域の面積との比が、前記第1の配線層の加工、もしくは該第1の配線層を覆う絶縁層の堆積のためのプラズマプロセスにおいて前記MOSトランジスタの特性を劣化させない、所定の値以下であることを特徴とする半導体装置。
IPC (5件)：
H01L 29/786 ,  H01L 21/3205 ,  H01L 21/336 ,  H01L 21/822 ,  H01L 27/04
FI (4件)：
H01L 29/78 623 A ,  H01L 29/78 627 C ,  H01L 21/88 Z ,  H01L 27/04 H
Fターム (33件)：
5F033HH04 ,  5F033HH08 ,  5F033HH19 ,  5F033HH25 ,  5F033KK01 ,  5F033KK04 ,  5F033KK05 ,  5F033KK06 ,  5F033MM07 ,  5F033QQ37 ,  5F033RR04 ,  5F033UU01 ,  5F033VV15 ,  5F033XX00 ,  5F038BH03 ,  5F038BH13 ,  5F038EZ20 ,  5F110AA22 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110EE31 ,  5F110GG02 ,  5F110GG12 ,  5F110HL03 ,  5F110HL04 ,  5F110HL05 ,  5F110NN62 ,  5F110NN71 ,  5F110NN72 ,  5F110QQ01
引用特許：
審査官引用 (4件)
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