特許
J-GLOBAL ID：200903096726733727

不揮発性記憶素子の製造方法

発明者：
崔 正達

崔 正達 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-242070
公開番号（公開出願番号）：特開2000-077633
出願日： 1999年08月27日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 不揮発性記憶素子の製造方法を提供する。【解決手段】 セルアレー領域及びMOSトランジスタ領域に形成された第2導電膜パターン、誘電体膜11及び第1導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びMOSトランジスタのゲートパターンを同時に形成する。MOSトランジスタのゲートパターンは第2導電膜パターンを形成する時に露出した誘電体膜11の所定領域を含む。ゲートパターンが形成された結果物の全面に層間絶縁膜17を形成し、層間絶縁膜17をパタニングしてMOSトランジスタのゲート電極9g及び抵抗体パターン9rの所定領域を露出させるコンタクトホールを形成する。
請求項（抜粋）：
複数のセルトランジスタが2次元的に配列されるセルアレー領域と、前記複数のセルトランジスタを駆動させるための少なくとも一つのMOSトランジスタの形成されるMOSトランジスタ領域及び抵抗体が形成される抵抗体領域を含む周辺回路領域を備える不揮発性記憶素子の製造方法において、半導体基板の上部に前記抵抗体領域の所定領域に孤立された抵抗体パターン及び第1導電膜パターンを形成する段階と、前記第1導電膜パターンが形成された半導体基板の全面に誘電体膜及び第2導電膜を順に形成する段階と、前記第2導電膜をパタニングして前記MOSトランジスタ領域の誘電体膜の所定領域及び前記抵抗体領域の誘電体膜全体を露出させる第2導電膜パターンを形成する段階と、前記セルアレー領域及び前記MOSトランジスタ領域の第2導電膜パターン、誘電体膜及び第1導電膜パターンを連続的にパタニングして、前記セルアレー領域及び前記MOSトランジスタ領域に、各々浮動ゲート、誘電体膜及び制御ゲート電極が順に積層されたセルトランジスタのゲートパターンと、ゲート電極、誘電体膜及びダミーゲート電極が順に積層され前記ゲート電極上の誘電体膜の所定領域が露出された領域を有するMOSトランジスタのゲートパターンとを形成する段階とを含む不揮発性記憶素子の製造方法。
IPC (5件)：
H01L 27/115 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 29/78 371
引用特許：
審査官引用 (4件)
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