特許
J-GLOBAL ID：200903097036319835

半導体素子とその製造方法および半導体装置

発明者：
田中 里佳

田中 里佳 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願2000-226347
公開番号（公開出願番号）：特開2002-043352
出願日： 2000年07月27日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 半導体素子の活性層の直下に金属性のバンプを形成しても、ソフトエラーによる半導体集積回路の誤動作を起こさないようにする。【解決手段】 半導体基板12の能動素子面に内部回路に接続されたパッド24が形成され、そのパッド24上に、Cu,Sn-Cu合金又はSn-Ag合金からなる金属スタッド13が20μm以上の膜厚に形成されている。金属スタッド13は、実装基板18上の凹部に形成された銅電極21の表面のNi/Auメッキ層20と半田層21を介して電気的に接続される。そして半導体基板12と実装基板18の間を充填樹脂17が充填されており、前記銅電極21以外の部分はソルダーレジスト23で覆われている。【効果】 金属スタッド13は、鉛を含まない材料により形成され且つその高さが20μm以上になされているので、ソフトエラーの発生は抑制される。
請求項（抜粋）：
金属電極上に形成された金属スタッドを外部端子として有する半導体素子において、前記金属スタッドが銅、スズと銅の合金、スズと銀の合金、または、それらの積層体で形成されていることを特徴とする半導体素子。
IPC (4件)：
H01L 21/60 ,  H01L 21/60 311 ,  H01L 23/12 501 ,  H01L 23/14
FI (6件)：
H01L 21/60 311 S ,  H01L 23/12 501 B ,  H01L 21/92 604 F ,  H01L 21/92 603 B ,  H01L 21/92 604 B ,  H01L 23/14 M
Fターム (4件)：
5F044LL01 ,  5F044QQ02 ,  5F044QQ03 ,  5F044QQ04
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM