特許
J-GLOBAL ID：200903097058417326

ATMセル同期回路

発明者：
小林 隆征

小林 隆征 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-080680
公開番号（公開出願番号）：特開2000-278283
出願日： 1999年03月25日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 伝送路速度が高い場合にも回路を組む素子上に限界を生じさせることなくセル同期の確立が可能なATMセル同期回路を提供する。【解決手段】 直並列変換回路10は入力された8並列展開後のデータ信号をさらに6並列展開する。シフトレジスタ20は48並列展開されたATMデータ信号から40本×6通りの信号を作成する。セルヘッダ検出回路31〜36はシフトレジスタ20の信号からHECバイトを検出する。インヒビット回路41〜46はセルヘッダ検出回路31〜36の信号を前方後方保護回路220の信号によってインヒビットする。選択制御回路50はインヒビット回路41〜42の信号を基に選択回路191〜195,201〜206を選択制御する。一致検出回路211はデコータ80及び選択回路191〜195,201〜206の信号の一致を検出する。前方後方保護回路220は一致結果から同期状態を判断する。
請求項（抜粋）：
非同期転送モードのセルデータのセルヘッダの5バイト目を検出することで同期確立を行うATMセル同期回路であって、前記セルデータの並列展開を行う展開手段と、前記展開手段を8ビット単位に位相をずらして40×n本(nは2以上の整数)のデータ信号を作成するシフトレジスタと、前記シフトレジスタの出力信号から前記5バイト目を検出するn個のセルヘッダ検出手段と、前記セルヘッダ検出手段からの出力信号をインヒビットするn個のインヒビット手段と、前記n個のインヒビット回路の出力に対して論理演算を行う演算手段と、前記セルデータの1セル当りのバイト数をカウントするカウント手段と、前記カウント手段の出力信号をデコードする(2n-1)個のデコード手段と、前記(2n-1)個のデコード手段のうち2(n-1)個のデコード手段各々のデコード結果を選択する(n-1)個の第1の選択手段と、前記n個のセルヘッダ検出手段の出力信号を選択するn個の第2の選択手段と、前記n個のインヒビット回路からの出力信号を基に前記第1及び第2の選択手段をそれぞれ制御する選択制御手段と、前記(2n-1)個のデコード手段のうち前記2(n-1)個のデコード手段以外のデコード手段のデコード結果及び前記(n-1)個の第1の選択手段の出力信号と前記n個の第2の選択手段の出力信号とを比較するn個の一致検出手段と、前記n個の一致検出信号を基に前方/後方保護段数を数えて同期状態か非同期状態かを判断する前方後方保護手段とを有することを特徴とするATMセル同期回路。
IPC (4件)：
H04L 12/28 ,  H03M 13/00 ,  H04L 7/00 ,  H04L 7/08
FI (4件)：
H04L 11/20 D ,  H03M 13/00 ,  H04L 7/00 D ,  H04L 7/08 Z
Fターム (24件)：
5J065AB01 ,  5J065AC02 ,  5J065AD03 ,  5J065AF01 ,  5J065AF03 ,  5J065AH04 ,  5J065AH07 ,  5K030GA01 ,  5K030HA10 ,  5K030HB12 ,  5K030KA22 ,  5K030LA01 ,  5K047AA01 ,  5K047AA15 ,  5K047BB16 ,  5K047HH01 ,  5K047HH22 ,  5K047HH23 ,  5K047KK04 ,  5K047LL05 ,  5K047LL15 ,  5K047MM27 ,  5K047MM53 ,  5K047MM56
引用特許：
出願人引用 (5件)
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