特許
J-GLOBAL ID:200903097186192914
半導体集積回路装置
発明者:
,
,
出願人/特許権者:
代理人 (4件):
田澤 博昭
, 加藤 公延
, 田澤 英昭
, 濱田 初音
公報種別:公開公報
出願番号(国際出願番号):特願2002-233686
公開番号(公開出願番号):特開2004-079571
出願日: 2002年08月09日
公開日(公表日): 2004年03月11日
要約:
【課題】不良アドレスを記録した回路を別のチップ化することで、小型化が可能な半導体集積回路装置を得る。【解決手段】不良アドレスを記録したヒューズ回路23と、アクセスしたいアドレスを出力するロジック回路2と、ロジック回路2から出力されたアドレスとヒューズ回路23に記録された不良アドレスとの比較結果に応じて、不良アドレス以外のアドレスにアクセスされるように制御するメモリ回路24とを備え、ヒューズ回路23をヒューズ回路チップ21に搭載し、ロジック回路2およびメモリ回路24をヒューズ回路チップ21とは異なる混載チップ22に搭載して、ヒューズ回路チップ21および混載チップ22を1つのパッケージに収納した。【選択図】 図1
請求項(抜粋):
不良アドレスに対応するリペアデータを記録したヒューズ回路と、
読み出したいあるいは書き込みたいアドレスを出力するロジック回路と、
上記ロジック回路から出力されたアドレスと上記ヒューズ回路に記録されたリペアデータに対応する不良アドレスとの比較結果に応じて、それら不良アドレス以外のアドレスにアクセスされるように制御するメモリ回路とを備え、
上記ヒューズ回路を第1のチップに搭載し、上記ロジック回路および上記メモリ回路を第1のチップとは異なる第2のチップに搭載して、それら第1のチップおよび第2のチップを1つのパッケージに収納したことを特徴とする半導体集積回路装置。
IPC (4件):
H01L21/82
, H01L25/065
, H01L25/07
, H01L25/18
FI (2件):
H01L21/82 R
, H01L25/08 Z
Fターム (11件):
5F064AA15
, 5F064BB03
, 5F064BB07
, 5F064BB12
, 5F064BB14
, 5F064BB16
, 5F064BB20
, 5F064BB31
, 5F064FF02
, 5F064FF27
, 5F064FF42
引用特許: