特許
J-GLOBAL ID：200903016206621701

組込みメモリ用のプロセッサ・ベースのBIST

発明者：
ハワード・レオ・カルター

ハワード・レオ・カルター について

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ジョン・エドワード・バース・ジュニア

ジョン・エドワード・バース・ジュニア について

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ジェフリー・ハリス・ドレイベルビス

ジェフリー・ハリス・ドレイベルビス について

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レックス・ヌゴ・コー

レックス・ヌゴ・コー について

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森 陽太郎

森 陽太郎 について

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ジョン・スチュアート・パレンテウ・ジュニア

ジョン・スチュアート・パレンテウ・ジュニア について

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ドナルド・ローレンス・ウィーター

ドナルド・ローレンス・ウィーター について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレイション

インターナショナル・ビジネス・マシーンズ・コーポレイション について


代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-036088
公開番号（公開出願番号）：特開平10-241399
出願日： 1998年02月18日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 論理チップに組み込まれたダイナミック・ランダム・アクセス・メモリ(DRAM)の試験を行うためのプロセッサ・ベースの組込み自己検査(BIST)を提供すること。【解決手段】 BIST200はシーケンサ205内に2つのROMを備え、その1つ(図5の310)は試験命令の記憶用で、もう1つ(図5の320)は走査可能ROMで、分岐機能およびループ機能はもちろん、第1のROMに記憶されている試験命令のシーケンシングを提供する。BISTマクロはさらにDRAM内の障害を監視し障害ワード線またはデータ線あるいはその両方を交換するための冗長割振り論理セクション260を備えている。
請求項（抜粋）：
論理に組み込まれたメモリのテストを行うためのプロセッサ・ベースの組込み自己検査(BIST)マクロであって、テスト命令を記憶する手段と、前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段とを含むマクロ。
IPC (3件)：
G11C 29/00 671 ,  G11C 29/00 675 ,  G01R 31/28
FI (4件)：
G11C 29/00 671 B ,  G11C 29/00 675 L ,  G01R 31/28 V ,  G01R 31/28 B
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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