特許
J-GLOBAL ID：200903097402369557
半導体メモリ装置及びそれに関連する方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-309774
公開番号（公開出願番号）：特開2003-141882
出願日： 2002年10月24日
公開日（公表日）： 2003年05月16日
要約：
【要約】【課題】 読み出し動作時は、感知増幅器として、そしてプログラム動作時には、書き込みドライバとして動作するページバッファを提供する。【解決手段】本発明によるページバッファは同一の機能を排他的に実行する二つの感知及びラッチブロックを備える。一つの感知及びラッチブロックが読み出し動作を実行する間、他の感知及びラッチブロックは以前に感知されたデータを外部に出力する。また、一つの感知及びラッチブロックがプログラム動作を実行する間、他の感知及びラッチブロックは次にプログラムされるデータをロードする。このようなページバッファによると、不揮発性半導体メモリ装置の動作スピードが向上する。
請求項（抜粋）：
複数のワードライン、少なくとも二つのビットライン、及び前記ワードラインと前記ビットラインの交差領域に各々配列された複数のメモリセルを含むアレイと、前記ビットラインと内部ノードに連結され、前記内部ノードに共通に連結された第1及び第2感知・ラッチブロックを有するレジスタとを含み、前記内部ノードはスイッチ回路を通じてデータバスと電気的に連結され、前記第1及び第2感知・ラッチブロックは、対応するビットラインに対して読み出し又はプログラム動作を個別的かつ排他的に実行し、前記第1及び第2感知・ラッチブロックのうちのいずれか一つの感知・ラッチブロックによってメモリセルからデータが感知される間又はメモリセルにデータがプログラムされる間に、前記スイッチ回路を通じて前記データバスから他の一つの感知・ラッチブロックにデータがロードされ又は前記データバスにデータが出力されることを特徴とする半導体メモリ装置。
IPC (3件)：
G11C 16/02
, G11C 16/04
, G11C 16/06
G11C 17/00 601 D
, G11C 17/00 613
, G11C 17/00 611 G
, G11C 17/00 622 E
, G11C 17/00 634 G
, G11C 17/00 631
5B025AD04
, 5B025AD05
, 5B025AD15
, 5B025AE05
出願人引用 (3件)
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米国特許第5,473,563号公報
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米国特許第5,696,717号公報
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米国特許第5,996,041号公報
審査官引用 (3件)
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