特許
J-GLOBAL ID：200903097693188678
強誘電体キャパシタ及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-317652
公開番号（公開出願番号）：特開平9-289296
出願日： 1996年11月28日
公開日（公表日）： 1997年11月04日
要約：
【要約】【課題】Gbit級のDRAMの製造に好適な強誘電膜と白金電極を備えるキャパシタの製造方法を提供する。【解決手段】通常のフォトレジストをマスクとして用いる代わりに、コンタクトホ-ル内に埋め込まれて被食刻物である白金と段差なく形成された酸化物をマスクとして用いる。これにより、白金電極のパタニング時に発生する側壁付着膜の形成を防止することができる。また、ストレ-ジノ-ドパタ-ンを立体的な構造で形成することにより、所定のセル面積内で充分なキャパシタンスを確保することができる。
請求項（抜粋）：
(a)トランジスタが形成された半導体基板上にプラグを形成する工程と、(b)結果物の全面に食刻阻止用の窒化膜とコンタクトホ-ル形成用の酸化膜を順次蒸着する工程と、(c)前記プラグとのコンタクト及びストレ-ジノ-ドパタ-ンを形成するためのコンタクトホ-ルを形成する工程と、(d)下部電極となる白金膜を蒸着する工程と、(e)酸化膜の蒸着及びエッチバックを通じて前記コンタクトホ-ル内に酸化物マスクを形成する工程と、(f)前記酸化物マスクを食刻マスクとして前記白金膜を食刻する工程と、(g)前記コンタクトホ-ル内の酸化物マスク及び前記コンタクトホ-ル形成用の酸化膜を同時に取り除いて下部電極を形成する工程と、(h)強誘電膜及び上部電極を順次形成する工程と、を含むことを特徴とする強誘電体キャパシタの製造方法。
IPC (5件)：
H01L 27/108
, H01L 21/8242
, H01L 21/28 301
, H01L 27/04
, H01L 21/822
H01L 27/10 651
, H01L 21/28 301 R
, H01L 27/04 C
, H01L 27/10 621 C
