特許
J-GLOBAL ID：200903097747969867

半導体装置

発明者：
小 野 瑞 城

小 野 瑞 城 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2002-381357
公開番号（公開出願番号）：特開2004-214376
出願日： 2002年12月27日
公開日（公表日）： 2004年07月29日
要約：
【課題】短チャネル効果の低下は最小限に抑えつつ高速動作を可能にする。【解決手段】電界効果トランジスタTr1、Tr2の駆動する全負荷容量と、この電界効果トランジスタTr1、Tr2を駆動する他の電界効果トランジスタの全負荷容量との比の大小に応じて、電界効果トランジスタTr1、Tr2のゲート絶縁膜ないしその基板表面近傍の組成を変える。この様にする事で電界効果トランジスタの高い短チャネル効果耐性とチャネル領域に於ける電子や正孔の高い移動度とを同時に実現し、その結果として高速動作をする高性能の半導体装置を提供する。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に互いに離間して前記半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、 前記第一の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、 前記第二の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、 を備え、前記第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、前記第一の負荷容量を前記第三の負荷容量で割った第一の比の値が、前記第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ前記半導体基板との界面近傍に於ける前記第一の電界効果トランジスタのゲート絶縁膜は、前記半導体基板との界面近傍に於ける前記第二の電界効果トランジスタのゲート絶縁膜よりも誘電率が低い材料から構成されていることを特徴とする半導体装置。
IPC (3件)：
H01L21/8234 ,  H01L21/283 ,  H01L27/088
FI (2件)：
H01L27/08 102C ,  H01L21/283 Z
Fターム (34件)：
4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD43 ,  4M104EE03 ,  4M104EE12 ,  4M104EE16 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AA07 ,  5F048AB04 ,  5F048AB07 ,  5F048AC01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BA14 ,  5F048BA16 ,  5F048BB03 ,  5F048BB04 ,  5F048BB05 ,  5F048BB08 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF11 ,  5F048BG13 ,  5F048DA25
引用特許：
審査官引用 (5件)
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