特許
J-GLOBAL ID：200903098117598654

不揮発性半導体記憶装置

発明者：
杉浦 義久

杉浦 義久 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-343069
公開番号（公開出願番号）：特開平11-176177
出願日： 1997年12月12日
公開日（公表日）： 1999年07月02日
要約：
【要約】【課題】データレジスタを構成するラッチ回路を2本のビット線に1つの割合で配する構成のフラッシュメモリにおいて、過書き込みベリファイ機能を実現する。【解決手段】2つのセルアレイ11-1,11-2は排他的に選択される。セルアレイ11-1に過書き込みセルが検出されると、セルアレイ11-1内の退避対象の2ページ分のセルデータのうちの1ページは、選択されてない未使用状態のセルアレイ11-2に設けられたセンス・ラッチ回路13-2に転送してそこに保存され、残りの1ページのデータは選択セルアレイ11-1内のセンス・ラッチ回路13-1に保存される。したがって、ラッチ回路をビット線シールド構造のセルアレイ内の隣接する2本のビット線に1つの割合で配する構成においても、過書き込みベリファイ機能を実現できるようになる。
請求項（抜粋）：
電気的に書き換え可能なメモリセルが1以上接続されて構成されるメモリセルユニットが行および列のマトリクス状に配置され、列方向の複数のメモリセルユニットがビット線に接続され、行方向の複数のメモリセルがワード線に接続されてそれぞれ構成される第1および第2のメモリセルアレイと、前記第1のメモリセルアレイ内の隣接する第1および第2のビット線に選択的に接続され、前記第1および第2のビット線間で書き込み/読み出しデータの保持に共用される第1のラッチ回路と、前記第2のメモリセルアレイ内の隣接する第1および第2のビット線に選択的に接続され、前記第1および第2のビット線間で書き込み/読み出しデータの保持に共用される第2のラッチ回路とを具備し、外部からのアドレスに基づいて前記第1および第2のメモリセルアレイの一方をアクセス対象として選択し、前記選択されているメモリセルアレイ内の前記第1および第2のビット線の中で選択された一方のビット線側に過書き込み状態のメモリセルがある場合、その過書き込み状態のメモリセルのデータ、および前記過書き込み状態のメモリセルと同一ワード線に接続され且つ非選択状態の他方のビット線側に設けられているメモリセルのデータを、前記選択されているメモリセルアレイに対応するラッチ回路および非選択状態のメモリセルアレイに対応するラッチ回路にそれぞれ退避し、前記各メモリセルのデータが消去された後、前記退避されたデータを前記各対応するメモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。
FI (2件)：
G11C 17/00 611 A ,  G11C 17/00 601 T
引用特許：
審査官引用 (4件)
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