特許
J-GLOBAL ID：200903098221887463

絶縁ゲート型半導体素子のゲート回路

発明者：
高尾 健志

高尾 健志 について


出願人/特許権者：
東芝三菱電機産業システム株式会社

東芝三菱電機産業システム株式会社 について


代理人 (1件)： 山下 一
公報種別：公開公報
出願番号（国際出願番号）：特願2005-272227
公開番号（公開出願番号）：特開2007-088599
出願日： 2005年09月20日
公開日（公表日）： 2007年04月05日
要約：
【課題】 負側電源の故障が発生しても、絶縁ゲート型半導体素子が誤オン動作しないような安全な絶縁ゲート型半導体素子のゲート回路を得る。【解決手段】 正側電源2Aと負側電源2Bで動作し、絶縁ゲート型半導体素子3のゲート駆動を行うFET12A及びFET12Bから成るトーテムポール回路と、ゲート制御IC11と、ゲート制御ICの出力とFET12Aのゲート間に設けたツェナーダイオード15A及び抵抗14Aから成る直列回路と、ゲート制御ICの出力とFET12Bのゲート間に設けたツェナーダイオード15B及び抵抗14Bから成る直列回路とで構成し、ツェナーダイオード15Aの降伏電圧は、正側電源の電圧からFET12Aのゲートしきい値電圧を減算した値より大きく、ツェナーダイオード15Bの降伏電圧は、負側電源の電圧からFET12Bのゲートしきい値電圧を減算した値より小さく選定する。【選択図】 図1
請求項（抜粋）：
ソース電極が正側電源の正極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたPチャネルFETと、 ソース電極が前記正側電源と直列に接続された負側電源の負極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたNチャネルFETと、 前記正側電源の正極と前記負側電源の負極から制御電圧の供給を受け、指令に従って前記制御電圧の振幅を持つゲート制御パルスを出力するゲート制御パルス発生手段と、 前記ゲート制御パルス発生手段の出力と前記PチャネルFETのゲート電極間に設けられた第1のツェナーダイオードと第1の抵抗から成る第1の直列回路と、 前記ゲート制御パルス発生手段の出力と前記NチャネルFETのゲート電極間に設けられた第2のツェナーダイオードと第2の抵抗から成る第2の直列回路と を具備し、 前記第1のツェナーダイオードの降伏電圧は、前記正側電源の電圧から前記PチャネルFETのゲートしきい値電圧を減算した値より大きく選定し、 前記第2のツェナーダイオードの降伏電圧は、前記負正電源の電圧から前記NチャネルFETのゲートしきい値電圧を減算した値より小さく選定するようにしたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
IPC (4件)：
H03K 17/08 ,  H02M 1/08 ,  H03K 17/56 ,  H03K 17/687
FI (5件)：
H03K17/08 Z ,  H02M1/08 A ,  H02M1/08 C ,  H03K17/56 Z ,  H03K17/687 F
Fターム (37件)：
5H740AA04 ,  5H740AA08 ,  5H740BA11 ,  5H740BA12 ,  5H740BA16 ,  5H740BC01 ,  5H740BC02 ,  5H740HH06 ,  5H740LL01 ,  5H740LL03 ,  5H740MM01 ,  5J055AX21 ,  5J055AX31 ,  5J055BX16 ,  5J055DX09 ,  5J055DX12 ,  5J055DX56 ,  5J055DX62 ,  5J055DX72 ,  5J055DX82 ,  5J055DX83 ,  5J055EX02 ,  5J055EX07 ,  5J055EY01 ,  5J055EY12 ,  5J055EY13 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ10 ,  5J055EZ51 ,  5J055FX05 ,  5J055FX18 ,  5J055FX20 ,  5J055FX37 ,  5J055FX38 ,  5J055GX01 ,  5J055GX02
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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