特許
J-GLOBAL ID：200903098630534068

半導体装置

発明者：
森藤 英治

森藤 英治 について

, 
本間 友幸

本間 友幸 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について

, 
岩手東芝エレクトロニクス株式会社

岩手東芝エレクトロニクス株式会社 について


代理人 (8件)： 三好 秀和 ,  三好 保男 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-355794
公開番号（公開出願番号）：特開2004-193166
出願日： 2002年12月06日
公開日（公表日）： 2004年07月08日
要約：
【課題】大きなドレイン電流を流せるnMISFETとpMISFETを有する半導体装置を提供する。【解決手段】半導体基板上に第1MISFETを設け、半導体基板の表面上に半導体基板に第1応力を作用させる第1ゲート側壁を形成する。その半導体基板上に第2MISFETを設け、半導体基板の表面上に半導体基板に第1応力より圧縮応力が小さい第2応力を作用させる第2ゲート側壁を形成する。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板の表面上に設けられ前記半導体基板に第1応力を作用させる第1ゲート側壁を有し、前記半導体基板上に設けられる第1金属絶縁物半導体構造(MIS)電界効果トランジスタ(FET)と、 前記半導体基板の表面上に設けられ前記半導体基板に前記第1応力より圧縮応力が小さい第2応力を作用させる第2ゲート側壁を有し、前記半導体基板1上に設けられる第2MISFETとを有することを特徴とする半導体装置。
IPC (6件)：
H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49
FI (3件)：
H01L27/08 102C ,  H01L27/08 321D ,  H01L29/58 G
Fターム (31件)：
4M104AA01 ,  4M104AA03 ,  4M104AA09 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD04 ,  4M104DD43 ,  4M104DD55 ,  4M104DD65 ,  4M104EE09 ,  4M104EE12 ,  4M104EE14 ,  4M104EE17 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  4M104HH18 ,  5F048AA01 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB01 ,  5F048BB05 ,  5F048BC06 ,  5F048BE03 ,  5F048DA23 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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