特許
J-GLOBAL ID：200903098892334841

計算機

発明者：
森木 俊臣

森木 俊臣 について

, 
對馬 雄次

對馬 雄次 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (3件)： 後藤 政喜 ,  松田 嘉夫 ,  藤井 正弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-122455
公開番号（公開出願番号）：特開2005-309553
出願日： 2004年04月19日
公開日（公表日）： 2005年11月04日
要約：
【課題】仮想計算機の動的なI/Oデバイスの変更を可能にしながらも、基板の回路構成が複雑になるのを回避する。【解決手段】CPU1a、1b及びメモリ5と、I/Oデバイス#0〜#3を接続するPCIバス7と、PCIバス7を制御するサウスブリッジ6と、を含む物理計算機を複数のLPARに分割して物理計算機の資源の割当を制御するハイパバイザと、ハイパバイザからの指令に基づいてI/Oデバイスと複数のLPARの対応関係を設定するI/Oデバイス割り当て部により、I/Oデバイスから受け付けた処理要求(DMA転送または割込処理)を、I/Oデバイス割り当て部に設定された複数のLPARへそれぞれ並列的に発行する並列処理発行部とを備える。【選択図】図1
請求項（抜粋）：
CPUと、主記憶と、I/Oデバイスを接続するI/Oバスと、I/Oバスを制御するI/O制御部と、を含む物理計算機を複数の論理区画に分割し、各論理区画上でそれぞれOSを動作させ、各論理区画に対する物理計算機の資源の割当を制御するファームウェアと、 を備えた計算機であって、 前記ファームウェアからの指令に基づいて前記I/Oデバイスと複数の論理区画の対応関係を設定するI/Oデバイス割り当て部と、 前記I/Oデバイスからの処理要求を受け付ける処理要求受付部と、 前記受け付けた処理要求を、前記I/Oデバイス割り当て部に設定された複数の論理区画へそれぞれ並列的に発行する並列処理発行部と、 を備えたことを特徴とする計算機。
IPC (1件)：
G06F9/46
FI (2件)：
G06F9/46 350 ,  G06F9/46 360C
Fターム (6件)：
5B098BA11 ,  5B098GD07 ,  5B098GD30 ,  5B098HH01 ,  5B098HH08 ,  5B098HH10
引用特許：
出願人引用 (1件) 審査官引用 (8件)
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引用文献：
審査官引用 (1件)
  • システムエラーの謎に迫る トラブル回避のための実践テクニック デバイス編 リソースの基本を理解してト

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