特許
J-GLOBAL ID:200903098919815430
命令コード圧縮方法と命令フェッチ回路
発明者:
出願人/特許権者:
代理人 (1件):
柿本 恭成
公報種別:公開公報
出願番号(国際出願番号):特願2007-189122
公開番号(公開出願番号):特開2009-026106
出願日: 2007年07月20日
公開日(公表日): 2009年02月05日
要約:
【課題】フェッチ回数とプログラムコードを共に削減することが可能な、命令コード圧縮方法と命令フェッチ回路を提供する。【解決手段】演算コードOPCODE等を含む上位ビット群と、オペランドOPR2等を含み上位ビット群と同じビット数の下位ビット群とで構成される命令コードの下位ビット郡に再利用フラグRを設け、一連の命令コードの内で上位ビット群が同一である命令コードが2N+1(但し、Nは1以上の整数)個連続するときに、その連続する命令コードの内の2n(但し、nは1以上でN以下の整数)番目の命令コードと2n+1番目の命令コードの下位ビット群の各再利用フラグRを“1”にセットすると共に、これらの2n番目と2n+1番目の命令コードの下位ビット群を統合して1つの圧縮命令コードに置き代える。【選択図】図1
請求項(抜粋):
演算コードを含む上位ビット群と、オペランドを含み該上位ビット群と同じビット数の下位ビット群とで構成される命令コードを順番に解読して実行する演算回路を有するコンピュータにおいて命令コード数を削減するための命令コード圧縮方法であって、
前記下位ビット群に再利用フラグを設け、
一連の命令コードの内で前記上位ビット群が同一である命令コードが2N+1(但し、Nは1以上の整数)個連続するときに、該連続する命令コードの内の2n(但し、nは1以上でN以下の整数)番目の命令コードと2n+1番目の命令コードの下位ビット群の各再利用フラグをセットすると共に、これらの2n番目と2n+1番目の命令コードの下位ビット群を統合して1つの圧縮命令コードに置き代えることを特徴とする命令コード圧縮方法。
IPC (2件):
FI (2件):
G06F9/30 320Z
, G06F9/30 310B
Fターム (3件):
5B033AA06
, 5B033BA01
, 5B033BB03
引用特許:
出願人引用 (1件)
審査官引用 (7件)
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演算処理装置
公報種別:公開公報
出願番号:特願平11-088339
出願人:松下電工株式会社
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メモリ効率に優れた命令処理方式
公報種別:公表公報
出願番号:特願2006-544614
出願人:コーニンクレッカフィリップスエレクトロニクスエヌヴィ
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データ処理装置
公報種別:公開公報
出願番号:特願平4-296002
出願人:株式会社東芝
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演算処理装置および命令変換装置
公報種別:公開公報
出願番号:特願平8-119372
出願人:松下電器産業株式会社
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特開昭62-219128
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特開平1-180045
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演算処理装置のメモリ回路
公報種別:公開公報
出願番号:特願2005-064818
出願人:株式会社安川電機
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