特許
J-GLOBAL ID：200903099080045524
消去可能不揮発性メモリに書き込む方法および装置
発明者：
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出願人/特許権者：
代理人 (1件)：
大貫 進介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-213118
公開番号（公開出願番号）：特開2000-082293
出願日： 1999年07月28日
公開日（公表日）： 2000年03月21日
要約：
【要約】 (修正有)【課題】 消去可能不揮発性メモリに書き込む方法および装置。【解決手段】 データを不揮発性メモリ50に書き込む方法は、プログラミング電圧と消去電圧を、記憶セルの制御ゲート語線に交互に印加する段階を含む。書込みは、メモリ・アレイ56内のビット30,31,...,32,33をプログラミングし消去する段階を含む。書込み後、検証消去(VE)動作と検証プログラム(VP)動作が実施されて、複数のサイクルが必要かを判断する。また、データをデータ・バス上に転送せずに、アレイ内のデータをリフレッシュし、セキュリティの向上が可能である。一例として、3トランジスタ構成のEEPROMは、被選択語線のドレイン選択に高電圧を供給する一方、他の語線のドレイン選択には低電圧を供給して書込みが行われる。プログラミング電圧および消去電圧は、書込みが完了するまで、被選択語線の制御ゲート語線に、サイクル単位で印加される。
請求項（抜粋）：
複数の行,複数のビット線,および前記複数のビット線に対応する複数の書込みラッチを有するメモリ・アレイに書込みを行う方法であって:前記メモリ・アレイ内の第1データを格納している第1行を選択する段階;前記第1データを、前記第1行から前記複数の書込みラッチにロードする段階;第2データに相当する電圧を、前記複数のビット線のそれぞれに供給する段階;プログラミング電圧を、前記第1行に結合される制御ゲート語線に印加する段階;および、消去電圧を、前記第1行と結合される前記制御ゲート語線に印加する段階;によって構成されることを特徴とする方法。
引用特許：
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