特許
J-GLOBAL ID：200903099129994446
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-133342
公開番号（公開出願番号）：特開2008-288462
出願日： 2007年05月18日
公開日（公表日）： 2008年11月27日
要約：
【課題】RONおよびQSWを低減し、高速化をはかった半導体装置及びその製造方法を提供する。【解決手段】第1導電型半導体層の上に設けられた第2導電型ベース領域と、前記第2導電型ベース領域に上に設けられた第1導電型ソース領域と、前記第1導電型ソース領域と前記第2導電型ベース領域を貫通し前記第1導電型半導体層に至るトレンチと、前記トレンチの内壁を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋められたゲート電極と、前記第1導電型ソース領域よりも下方において前記第2導電型ベース領域に隣接し且つ前記ゲート絶縁膜から離間して設けられ前記第2導電型ベース領域よりも濃度が高い第2導電型領域と、を備え、前記第1導電型ソース領域の上面から前記ゲート電極の下端までの深さをcとし、前記第1導電型ソース領域の上面から前記第2導電型ベース領域の下面までの深さをdとしたとき、c≧dであることを特徴とする半導体装置を提供する。【選択図】図1
請求項（抜粋）：
第1導電型半導体層の上に設けられた第2導電型ベース領域と、
前記第2導電型ベース領域に上に設けられた第1導電型ソース領域と、
前記第1導電型ソース領域と前記第2導電型ベース領域を貫通し前記第1導電型半導体層に至るトレンチと、
前記トレンチの内壁を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋められたゲート電極と、
前記第1導電型ソース領域よりも下方において前記第2導電型ベース領域に隣接し且つ前記ゲート絶縁膜から離間して設けられ前記第2導電型ベース領域よりも濃度が高い第2導電型領域と、
を備え、
前記第1導電型ソース領域の上面から前記ゲート電極の下端までの深さをcとし、前記第1導電型ソース領域の上面から前記第2導電型ベース領域の下面までの深さをdとしたとき、c≧dであることを特徴とする半導体装置。
IPC (2件)：
FI (4件)：
H01L29/78 652E
, H01L29/78 652D
, H01L29/78 653A
, H01L29/78 658A
出願人引用 (1件)
審査官引用 (6件)
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