特許
J-GLOBAL ID:200903099429880787

メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ

発明者:
出願人/特許権者:
代理人 (1件): 井ノ口 壽
公報種別:公表公報
出願番号(国際出願番号):特願2004-548375
公開番号(公開出願番号):特表2006-504280
出願日: 2003年10月09日
公開日(公表日): 2006年02月02日
要約:
フローティングゲートなどの電荷記憶素子のアレイのうちの個々の素子が少なくとも2つのコントロールゲートラインと容量的に結合するようになっているフラッシュNANDタイプのEEPROMシステムを開示する。コントロールゲートラインは、好ましくはフローティングゲートの側壁と結合するようにフローティングゲート間に位置している。その結果として、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、その選択された行の両側の直ぐ近くの隣接するフローティングゲートの選択されていない行に結合された第2のコントロールゲートラインは低く保たれる。その選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させることもできる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。
請求項(抜粋):
基板上でソースとドレイン領域との間に位置する電荷記憶素子のアレイを含む不揮発性メモリで、前記記憶素子のうちの指定された記憶素子の電荷状態を変更し或いは判定する方法において、 前記指定された記憶素子と両方とも容量的に結合される少なくとも第1および第2のコントロールゲートに第1の電圧レベルを印加して結合させて、前記指定された記憶素子の電荷状態を変更し或いは判定するステップと、 同時に、前記第1または第2のコントロールゲートのうちの1つと結合する指定されていない記憶素子の第1のグループと容量的に結合する少なくとも第3のコントロールゲートに第2の電圧レベルを印加して結合させて、前記指定されていない記憶素子の第1のグループの電荷状態を変更も判定も行わせないようにするステップと、 同時に、他の指定されていない記憶素子が容量的に結合する付加的なコントロールゲートに第3の電圧レベルを印加してそのうちの少なくとも2つを結合させて、前記他の指定されていない記憶素子の電荷状態を変更も判定も行わせないようにするステップと、 を含むことを特徴とする方法。
IPC (6件):
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115 ,  G11C 16/02 ,  G11C 16/04
FI (5件):
H01L29/78 371 ,  H01L27/10 434 ,  G11C17/00 611A ,  G11C17/00 622E ,  G11C17/00 641
Fターム (43件):
5B125BA02 ,  5B125BA19 ,  5B125CA03 ,  5B125CA06 ,  5B125DB12 ,  5B125EA05 ,  5B125EB01 ,  5B125EB07 ,  5B125EC03 ,  5B125EC06 ,  5B125FA06 ,  5B125FA07 ,  5F083EP02 ,  5F083EP28 ,  5F083EP32 ,  5F083EP55 ,  5F083EP76 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083JA04 ,  5F083JA19 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083NA01 ,  5F083NA06 ,  5F083PR09 ,  5F083PR36 ,  5F101BA02 ,  5F101BA14 ,  5F101BA29 ,  5F101BA36 ,  5F101BB03 ,  5F101BB17 ,  5F101BC02 ,  5F101BD06 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH09
引用特許:
出願人引用 (6件)
  • 米国特許第5,570,315号
  • 米国特許第5,774,397号
  • 米国特許第6,046,935号
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審査官引用 (5件)
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