特許
J-GLOBAL ID：200903099529466546
素子内蔵基板
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2002-277597
公開番号（公開出願番号）：特開2004-119483
出願日： 2002年09月24日
公開日（公表日）： 2004年04月15日
要約：
【課題】本発明は、チップ部品を基板に内蔵するにあたって実装面積が小さく、部品内蔵層厚が薄くできる素子内蔵基板用キャパシター素子、及び回路基板に微細な配線パターンを形成しつつ、配線パターンとの接続を形成しながらLCR等のチップ受動部品を正確に実装、内蔵する素子内蔵基板の製造方法を提供することを課題とする。【解決手段】本発明の素子内蔵基板は、1層以上の絶縁層を有するプリント配線板であって、絶縁層内にキャパシター素子を内蔵し、当該キャパシター素子は複数の電極と誘電体層を交互に積層した構成であることを特徴とする。さらに前記キャパシター素子の誘電体層を、少なくとも熱可塑性樹脂及び/又は熱硬化性樹脂と、誘電体フィラーを含むものとすれば、適度な可撓性のある素子内蔵基板を得ることができる。【選択図】図9
請求項（抜粋）：
1層以上の絶縁層を有するプリント配線板であって、前記絶縁層内にキャパシター素子を内蔵し、当該キャパシター素子は複数の電極と誘電体層を交互に積層した構成であることを特徴とする素子内蔵基板。
IPC (2件)：
FI (2件)：
Fターム (23件)：
5E082AB03
, 5E082BC39
, 5E082CC03
, 5E082EE05
, 5E082EE23
, 5E082EE37
, 5E082FF05
, 5E082FG03
, 5E082FG26
, 5E082FG34
, 5E082FG42
, 5E082FG44
, 5E082FG54
, 5E082LL02
, 5E082MM22
, 5E082MM23
, 5E082MM24
, 5E082PP03
, 5E082PP09
, 5E346AA60
, 5E346CC08
, 5E346FF45
, 5E346HH32
