特許
J-GLOBAL ID：200903099603032502
上昇された構造のソース/ドレインを有する電界効果トランジスタ及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-307848
公開番号（公開出願番号）：特開2001-144290
出願日： 2000年10月06日
公開日（公表日）： 2001年05月25日
要約：
【要約】【課題】 選択的なエピタキシャル層の成長によりソース/ドレイン領域を形成するときに発生するファセットを防止する上昇された構造のソース/ドレインを有する電界効果トランジスタ及びその製造方法を提供する。【解決手段】 素子分離膜102の形成された半導体基板100にゲートスタックを形成し、ゲートスタックの形成された半導体基板の全面にゲートスペーサ110’形成のための絶縁膜を形成する。半導体基板表面以下にエッチングされるように絶縁膜をオーバーエッチングしながらゲートスタックの側面にゲートスペーサを形成した後、オーバーエッチングにより露出した半導体基板の側面及び底面で同時に選択的なエピタキシャル層を成長させ、第1及び第2ソース/ドレイン領域112、114を形成する。
請求項（抜粋）：
素子分離膜により活性領域が限定された半導体基板と、前記活性領域に形成されたゲートスタック及びゲートスペーサからなるゲートパターンと、前記ゲートパターンの両側面でエピタキシャル層の選択的な成長により形成され、かつ最初の半導体基板表面よりも上昇された構造の第1ソース/ドレイン領域と、前記第1ソース/ドレイン領域内でゲートパターンと隣接した領域に形成され、かつ前記第1ソース/ドレインと同一高さ、あるいはさらに上昇された構造を有する第2ソース/ドレイン領域と、を具備することを特徴とする上昇された構造のソース/ドレインを有する電界効果トランジスタ。
IPC (2件)：
FI (2件)：
H01L 29/78 301 S
, H01L 29/78 301 P
