半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-217212
公開番号（公開出願番号）：特開平10-326837
出願日： 1997年08月12日
公開日（公表日）： 1998年12月08日
要約：

【要約】【課題】本発明は、電子回路の消費電力を低く保ちつつ、製造コストを増加させずに、互いに異なる膜厚のゲート絶縁膜を同一半導体基板表面に形成することを可能とする半導体集積回路装置の製造方法を提供することを目的とする。又、互いに異なる膜厚のゲート絶縁膜を同一半導体基板表面に具備する半導体集積回路装置を提供することを目的とする。【解決手段】本発明によれば、第1素子領域Aの酸化膜、及びこの酸化膜とは膜厚の異なる第2素子領域Bの酸化膜をいずれかの素子領域の不純物濃度の調整工程に引き続き、第1素子領域A及び第2素子領域Bのいずれかの所望の素子領域に選択的に炭素含有半導体層を形成することができる。従って、半導体層への炭素の添加工程以外に、炭素の単一酸化膜の形成工程になんらの工程を追加することなく第1素子領域の酸化膜と第2素子領域の酸化膜を互いに膜厚の異なるものとできる。

請求項（抜粋）：

半導体基板の主表面の第1素子領域に炭素含有半導体層を形成する工程と、前記炭素含有半導体層よりも炭素含有量の少ない半導体層を、前記主表面に具備する第2素子領域を形成する工程と、前記炭素含有半導体層、及び前記半導体層を各々の炭素含有量に依存した膜厚を備える複数のゲート絶縁膜とする工程と、前記ゲート絶縁膜を備える電界効果型トランジスタを複数個形成する工程とを具備することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 21/8234 , H01L 27/088 , H01L 29/78

FI (2件)：

H01L 27/08 102 C , H01L 29/78 301 B

引用特許：

審査官引用 (8件)

メモリ素子の製造方法
公報種別：公開公報出願番号：特願平6-244949 出願人：エルジイ・セミコン・カンパニイ・リミテッド
特開昭63-205944
シリコン基板の酸化方法
公報種別：公開公報出願番号：特願平5-238029 出願人：住友金属工業株式会社

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