特許
J-GLOBAL ID：200903099686843574

自動位置合わせされた整流素子を用いるナノメートルスケールのメモリデバイスおよびその作成方法

発明者：
ジェイムス・スタシアク

ジェイムス・スタシアク について

, 
ケビン・エフ・ピーターズ

ケビン・エフ・ピーターズ について

, 
ジェニファー・ウー

ジェニファー・ウー について

, 
パヴェル・コルニロヴィッチ

パヴェル・コルニロヴィッチ について

, 
ヨン・チェン

ヨン・チェン について


出願人/特許権者：
ヒューレット-パッカード デベロップメント カンパニー エル.ピー.

ヒューレット-パッカード デベロップメント カンパニー エル.ピー. について


代理人 (3件)： 古谷 聡 ,  溝部 孝彦 ,  西山 清春
公報種別：公開公報
出願番号（国際出願番号）：特願2005-012672
公開番号（公開出願番号）：特開2005-217402
出願日： 2005年01月20日
公開日（公表日）： 2005年08月11日
要約：
【課題】ナノメートルスケールのメモリデバイスの製造をより容易にする。【解決手段】メモリデバイス(100,600)は、基板(120,220,320,420,620,720)と、この基板上に配置された複数の自己整列型ナノ整流素子(102,202,302,402)を含む。ナノ整流素子の各々は、複数の第1の電極ライン(132,232,332,432,632,732)と、この複数の第1の電極ライン上に配置された複数のデバイス構造(136,236,336,436,636)を有し、複数の自己整列型ナノ整流素子を形成する。各デバイス構造は、約75ナノメートル未満の少なくとも1つの横方向寸法を有する。メモリデバイスは、また、デバイス構造上に配置され、このデバイス構造と少なくとも1つの方向において自己整列された複数のナノ記憶構造(104,204,304,404)を備える。さらに、メモリデバイスは、ナノ記憶構造上に配置されて、これに電気的に結合され、かつ、ナノ記憶構造に対して自己整列された複数の第2の電極ライン(152,252,352,452,652)を備える。【選択図】図1a
請求項（抜粋）：
基板(120、220、320、420、620、720)と、 複数の自動位置合わせされたナノ整流素子(102、202、302、402)であって、 前記基板上に配置される複数の第1の電極線(132、232、332、432、632、732)と、 前記複数の第1の電極線上に配置され、前記複数の自動位置合わせされたナノ整流素子を形成する複数のデバイス構造(136、236、336、436、636)であって、それぞれが約75ナノメートル未満の少なくとも1つの横方向寸法を有することからなる、複数のデバイス構造 とを有する、複数の自動位置合わせされたナノ整流素子と、 前記デバイス構造上に配置され、かつ前記デバイス構造と少なくとも1つの方向において自動位置合わせされる、複数のナノ記憶構造(104、204、304、404)と、 前記ナノ記憶構造上に配置され、前記ナノ記憶構造と電気的に結合され、かつ自動位置合わせされる複数の第2の電極線(152、252、352、452、652) とを備えるメモリデバイス(100、600)であって、これらの各構成要素によって形成されるメモリデバイス。
IPC (3件)：
H01L27/10 ,  H01L21/027 ,  H01L27/105
FI (7件)：
H01L27/10 448 ,  H01L27/10 431 ,  H01L27/10 449 ,  H01L27/10 451 ,  H01L27/10 447 ,  H01L27/10 444C ,  H01L21/30 502D
Fターム (23件)：
5F046AA20 ,  5F046AA28 ,  5F083CR12 ,  5F083CR14 ,  5F083FR01 ,  5F083FZ07 ,  5F083FZ10 ,  5F083GA09 ,  5F083GA27 ,  5F083HA02 ,  5F083HA06 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA60 ,  5F083PR23 ,  5F083PR25 ,  5F083PR29 ,  5F083PR34 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM