特許
J-GLOBAL ID：200903099976516569
薄膜トランジスタ表示板とその製造方法
発明者：
,
,
,
,
,
,
,
,
出願人/特許権者：
代理人 (2件)：
小野 由己男
, 稲積 朋子
公報種別：公開公報
出願番号（国際出願番号）：特願2004-249403
公開番号（公開出願番号）：特開2005-078087
出願日： 2004年08月30日
公開日（公表日）： 2005年03月24日
要約：
【課題】本発明の技術的課題は、少ない回数の写真工程によって製造コストを節減することができる薄膜トランジスタ表示板及びその製造方法を提供することにある。【解決手段】基板上にゲート線を形成し、ゲート線上にゲート絶縁膜と半導体層を連続積層し、半導体層上に下部導電膜と上部導電膜を蒸着する。次に、上部導電膜、下部導電膜、及び半導体層を写真エッチングした後、保護膜を蒸着し、保護膜を写真エッチングして上部導電膜の第1部分及び第2部分を露出する。次に、上部導電膜の第1及び第2部分を除去して下部導電膜の第1部分及び第2部分を露出した後、下部導電膜の第1部分を覆う画素電極と第2部分の一部を露出する補助ソース電極及び補助ドレーン電極を形成しつつ補助ソース電極と補助ドレーン電極の間の下部導電膜の第2部分を除去して半導体層の一部を露出する。次に、半導体層の露出された部分の上に間隔材柱を形成する。【選択図】 図2a
請求項（抜粋）：
基板上にゲート線を形成する段階と、
前記ゲート線上にゲート絶縁膜と半導体層を連続積層する段階と、
前記半導体層上に下部導電膜と上部導電膜を蒸着する段階と、
前記上部導電膜、前記下部導電膜及び前記半導体層を写真エッチングする段階と、
保護膜を蒸着する段階と、
前記保護膜を写真エッチングして前記上部導電膜の第1部分と第2部分を露出する段階と、
前記上部導電膜の第1及び第2部分を除去して前記下部導電膜の第1部分と第2部分を露出する段階と、
前記下部導電膜の第1部分を覆う画素電極、第2部分を覆う補助ソース電極及び補助ドレーン電極を形成する段階と、
前記補助ソース電極と補助ドレーン電極の間の前記下部導電膜の第2部分を除去して前記半導体層の一部を露出する段階と、
前記半導体層の露出された部分上に間隔材柱を形成する段階と、
を含む薄膜トランジスタ表示板の製造方法。
IPC (5件)：
G02F1/1368
, G02F1/1339
, G09F9/30
, H01L21/336
, H01L29/786
G02F1/1368
, G02F1/1339 500
, G09F9/30 338
, H01L29/78 612D
, H01L29/78 616K
2H089LA09
, 2H089LA16
, 2H089NA12
, 2H089NA17
, 2H092HA28
, 2H092JA26
, 2H092JA28
, 2H092JA34
, 2H092JA40
, 2H092JA42
, 2H092JA44
, 2H092JA46
, 2H092JB01
, 2H092MA13
, 2H092NA27
, 2H092PA03
, 5C094AA43
, 5C094AA44
, 5C094BA03
, 5C094BA43
, 5C094DA13
, 5C094DB01
, 5C094EA04
, 5C094EA07
, 5C094GB10
, 5F110AA16
, 5F110BB01
, 5F110CC07
, 5F110DD02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE14
, 5F110FF03
, 5F110FF29
, 5F110GG02
, 5F110GG15
, 5F110GG22
, 5F110GG23
, 5F110GG25
, 5F110GG35
, 5F110GG44
, 5F110GG58
, 5F110HK03
, 5F110HK04
, 5F110HK05
, 5F110HK06
, 5F110HK07
, 5F110HK09
, 5F110HK16
, 5F110HK22
, 5F110HK33
, 5F110HK34
, 5F110HM02
, 5F110HM03
, 5F110HM12
, 5F110NN02
, 5F110NN04
, 5F110NN22
, 5F110NN24
, 5F110NN27
, 5F110NN33
, 5F110NN35
, 5F110NN72
, 5F110NN73
, 5F110QQ02
, 5F110QQ09
, 5F110QQ11
出願人引用 (6件)
全件表示
審査官引用 (6件)
全件表示
前のページに戻る
