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J-GLOBAL ID：201002256577075970   整理番号：10A0529654

2Gb/s1.8pJ/b/chip128NANDフラッシュメモリチップ積層用誘導結合インタフェース

A 2Gb/s 1.8pJ/b/chip Inductive-Coupling Through-Chip Bus for 128-Die NAND-Flash Memory Stacking

著者 (3件)： 齊藤美都子 (慶応大) ,  三浦典之 (慶応大) ,  黒田忠広 (慶応大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 9(ICD2010 1-20)  ページ： 99-102  発行年： 2010年04月15日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： チップ128枚螺旋階段積層を用いて積層した。コントローラは8枚チップを貫通してリレー伝送し所望のメモリチップにアクセスする。大きなコイルはメモリコア上に斜めに配置されエリアペナルティはない。消費エネルギーを従来の33%の1.8pJ/b/chipに削減した。(著者抄録)

シソーラス用語： *フラッシュメモリ ,  積層構造 ,  *ナノテクノロジー ,  半導体チップ ,  システムインタフェイス ,  エネルギー消費 ,  計測システム ,  インダクタ ,  半導体プロセス
準シソーラス用語： *NANDフラッシュメモリ ,  コイル【電気】 ,  メモリチップ ,  消費エネルギー ,  誘導結合インタフェイス

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

引用文献 (3件)：

• SUGIMORI, Y. A 2Gb/s 15pJ/b/chip Inductive-Coupling Programmable Bus for NAND Flash Memory Stacking. ISSCC Dig. Tech. Papers, Feb. 2009. 2009, 244-245
• SAITO, M. 47% Power Reduction and 91% Area Reduction in Inductive-Coupling Programmable Bus for NAND Flash Memory Stacking. Proc. CICC Dig. Tech. Papers, Sep. 2009. 2009, 449-452
• KANDA, K. A 120mm2 16Gb 4-MLC NAND Flash Memory with 43nm CMOS Technology. ISSCC Dig. Tech. Papers, Feb. 2008. 2008, 430-431

タイトルに関連する用語 (2件)： 誘導結合 ,  インタフェース