特許

J-GLOBAL ID：201003019795556647

半導体装置の製造方法

発明者： 橋 本 惇 一 ,  大 村 光 広 ,  兵 頭 靖 得 ,  土 屋 隆 紀
出願人/特許権者： 株式会社東芝
代理人 (5件)： 吉武 賢次 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  箱崎 幸雄
公報種別：公開公報
出願番号（国際出願番号）：特願2008-209236
公開番号（公開出願番号）：特開2010-045264
出願日： 2008年08月15日
公開日（公表日）： 2010年02月25日
要約：

【課題】側壁転写プロセスにおいて側壁パターンの曲がりを抑制する。【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をxnmとすると、Vdc<46x-890の関係式を満たす自己バイアス電圧Vdcを基板に印加する。【選択図】図5

請求項（抜粋）：

基板上に第1および第2の絶縁膜を順次に堆積し、前記第2の絶縁膜にパターンを形成する工程と、 前記パターン上にシリコン膜を形成する工程と、 エッチバックにより前記第2の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、 前記第2の絶縁膜を除去する工程と、 フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第1の絶縁膜を加工する工程と、 を備え、 前記側壁をなすシリコン膜の膜厚をxnm(19.5≦x≦22.1)とすると、前記第1の絶縁膜の加工は、 Vdc<46x-890 を満たす自己バイアス電圧Vdcを前記基板に印加することにより行う、 ことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/306 ,  H01L 21/768 ,  H01L 23/522

FI (2件)：

H01L21/302 105A ,  H01L21/90 J

Fターム (25件)：

5F004CA06 ,  5F004DA00 ,  5F004DA23 ,  5F004DB00 ,  5F004DB01 ,  5F004DB03 ,  5F004DB07 ,  5F004DB30 ,  5F004EA03 ,  5F004EA12 ,  5F004EA27 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ15 ,  5F033QQ25 ,  5F033QQ27 ,  5F033QQ28 ,  5F033RR04 ,  5F033RR06 ,  5F033SS13 ,  5F033TT02 ,  5F033WW03 ,  5F033XX03

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2005-119864   出願人：株式会社東芝

審査官引用 (2件)

• パターン形成方法を含む半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2004-209295   出願人：株式会社東芝
• プラズマエッチング方法およびプラズマエッチング装置
  公報種別：公開公報   出願番号：特願2002-127051   出願人：東京エレクトロン株式会社, 株式会社東芝