特許
J-GLOBAL ID：201003021412907160

プロセスばらつき耐性メモリ設計

発明者：
ジュン、ソン-オク

ジュン、ソン-オク について

, 
ヨン、セイ・スン

ヨン、セイ・スン について

, 
ノ、ヒュンウ

ノ、ヒュンウ について


出願人/特許権者：
クゥアルコム・インコーポレイテッド

クゥアルコム・インコーポレイテッド について


代理人 (21件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  風間 鉄也 ,  勝村 紘 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公表公報
出願番号（国際出願番号）：特願2009-540407
公開番号（公開出願番号）：特表2010-512645
出願日： 2007年12月03日
公開日（公表日）： 2010年04月22日
要約：
プロセスばらつき耐性メモリを設計するための方法及びシステムが開示される。メモリ回路が機能ブロックに分割される。前記機能ブロックの各々に関して統計的分布が計算される。次に、各ブロックの前記分布が結合されて前記回路の信頼性が検証される。前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証される。【選択図】図1
請求項（抜粋）：
メモリを設計するための方法であって、 回路を機能ブロックに分割することと、 前記機能ブロックの各々に関する統計的分布を決定することであって、前記統計的分布は、プロセスばらつきパラメータに基づくことと、 各ブロックの前記統計的分布を結合して前記回路の信頼性を検証することであって、前記信頼性は、前記回路が予め決められた歩留まりを満たす場合に検証されること、とを備える、メモリを設計するための方法。
IPC (7件)：
H01L 27/10 ,  H01L 21/82 ,  H01L 21/824 ,  H01L 27/11 ,  G11C 11/41 ,  H01L 29/00 ,  G06F 17/50
FI (9件)：
H01L27/10 481 ,  H01L21/82 C ,  H01L27/10 381 ,  H01L27/10 491 ,  H01L27/10 461 ,  G11C11/34 301E ,  H01L29/00 ,  G06F17/50 652C ,  G06F17/50 666S
Fターム (20件)：
5B015HH01 ,  5B015JJ45 ,  5B015KB13 ,  5B046AA08 ,  5B046BA04 ,  5F064BB13 ,  5F064BB23 ,  5F064CC12 ,  5F064EE47 ,  5F064HH09 ,  5F083AD00 ,  5F083BS01 ,  5F083BS13 ,  5F083BS27 ,  5F083EP00 ,  5F083GA11 ,  5F083ZA12 ,  5F083ZA13 ,  5F083ZA15 ,  5F083ZA19
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM