特許
J-GLOBAL ID：201003028250972502
半導体装置
発明者：
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出願人/特許権者：
代理人 (2件)：
吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2009-096647
公開番号（公開出願番号）：特開2010-251391
出願日： 2009年04月13日
公開日（公表日）： 2010年11月04日
要約：
【課題】リセスゲート構造のヘテロ接合FETにおいて、デルタドーピングによらずドレイン電流の低減を抑止することを目的とする。【解決手段】本発明の半導体装置は、ゲート電極10と、ゲート電極10の両側に離間して夫々設けられたドレイン電極9及びソース電極8と、少なくともゲート電極10のドレイン電極9側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、キャップ層の最下層(第一キャップ層5)の厚さdが式(1)で表されることを特徴とする。【選択図】図1
請求項（抜粋）：
窒化物半導体からなるヘテロ接合電界効果型半導体装置であって、
ゲート電極と、
前記ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極と、
少なくとも前記ゲート電極の前記ドレイン電極側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、
前記キャップ層の最下層の厚さをd、前記キャップ層の最下層のキャリア濃度をNd、前記キャップ層の最下層のバンドギャップをEg、比誘電率をεs、真空誘電率をε0、素電荷量をqとした場合に、
IPC (3件)：
H01L 21/338
, H01L 29/778
, H01L 29/812
5F102FA00
, 5F102FA02
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ02
, 5F102GJ03
, 5F102GJ04
, 5F102GJ10
, 5F102GK04
, 5F102GL04
, 5F102GM04
, 5F102GN04
, 5F102GN08
, 5F102GQ01
, 5F102GR04
, 5F102GS01
, 5F102GS04
, 5F102GT01
, 5F102GT02
, 5F102GT03
, 5F102GT05
, 5F102GT06
, 5F102GV05
, 5F102HC01
, 5F102HC07
, 5F102HC15
, 5F102HC21
