特許
J-GLOBAL ID：201003034194871641

半導体装置およびその製造方法

発明者：
川下 道宏

川下 道宏 について

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吉村 保廣

吉村 保廣 について

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田中 直敬

田中 直敬 について

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内藤 孝洋

内藤 孝洋 について

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赤沢 隆

赤沢 隆 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-323581
公開番号（公開出願番号）：特開2010-147281
出願日： 2008年12月19日
公開日（公表日）： 2010年07月01日
要約：
【課題】複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化する。【解決手段】シリコン基板1の主面s1上に順に形成された複数の素子、層間絶縁膜2およびパッド3と、パッド3に電気的に接続するバンプ電極4と、シリコン基板1の裏面s2に形成され、バンプ電極4に電気的に接続する裏面電極6とを有する半導体装置である。バンプ電極4は、パッド3を貫通し、シリコン基板1側に向かって突出するような突出部d1を有する。また、裏面電極6は、シリコン基板1の裏面s2側から主面s1側に向かって、バンプ電極4の突出部d1に達し、パッド3には達しないような裏面電極用孔部7の内側を覆うようにして形成されていることで、バンプ電極4と電気的に接続されている。【選択図】図1
請求項（抜粋）：
(a)厚さ方向に沿って互いに反対側に位置する第1主面と第2主面とを有する半導体基板と、 (b)前記半導体基板の第1主面に形成された複数の素子と、 (c)前記半導体基板の第1主面において前記複数の素子を覆うようにして形成された層間絶縁膜と、 (d)前記複数の素子と電気的に接続するようにして、前記層間絶縁膜の表面に形成されたパッドと、 (e)前記パッドに電気的に接続するようにして形成されたバンプ形状の第1電極と、 (f)前記第1電極と電気的に接続するようにして、前記半導体基板の第2主面に形成された第2電極とを有し、 前記第1電極は、前記パッドを貫通し、前記半導体基板側に向かって突出するような突出部を有し、 前記第2電極は、前記半導体基板の第2主面側から第1主面側に向かって、前記第1電極の突出部に達し、かつ、前記パッドには達しないような第2電極用孔部の内側を覆うようにして形成されていることで、前記第1電極と電気的に接続されていることを特徴とする半導体装置。
IPC (6件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 23/12 ,  H01L 21/320 ,  H01L 23/52
FI (3件)：
H01L25/08 B ,  H01L23/12 501P ,  H01L21/88 J
Fターム (41件)：
5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH18 ,  5F033HH23 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ18 ,  5F033KK07 ,  5F033KK08 ,  5F033KK11 ,  5F033KK13 ,  5F033KK18 ,  5F033MM05 ,  5F033MM30 ,  5F033NN06 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ27 ,  5F033QQ37 ,  5F033QQ47 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR22 ,  5F033SS11 ,  5F033TT07 ,  5F033VV07 ,  5F033WW00
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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