特許
J-GLOBAL ID：201003046069626781

半導体装置の製造方法

発明者：
山口 一哉

山口 一哉 について


出願人/特許権者：
富士電機システムズ株式会社

富士電機システムズ株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2008-199793
公開番号（公開出願番号）：特開2010-040653
出願日： 2008年08月01日
公開日（公表日）： 2010年02月18日
要約：
【課題】トレンチ形成工程を有する半導体装置の製造方法において、マスク酸化膜を残したまま、トレンチ内に結晶性の高いエピタキシャル層を埋め込むこと。【解決手段】n型シリコン基板の表面にn型半導体22を形成し、n型半導体22の表面にマスク酸化膜23およびマスク窒化膜24(マスク積層膜)を形成する。次いで、フォトリソグラフィおよびエッチングによりマスク積層膜を開口し、シリコン基板にトレンチを形成する。次いで、残されたマスク積層膜の幅を狭くして、n型半導体22の、トレンチ25の開口端付近の部分を露出する(第2の露出部)。この状態で、トレンチ内をp型半導体27で埋め込むことで、マスク積層膜の表面にp型半導体27が覆い被さるのを防ぐ。また、n型半導体22の第2の露出部からもp型半導体27が成長するので、p型半導体27の表面にV字状の溝が形成されるのを防ぐ。【選択図】図8
請求項（抜粋）：
第1導電型半導体基板の主面に、一部が開口する第1のマスクを形成する第1のマスク工程と、 前記第1導電型半導体基板の、前記第1のマスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、 前記第1のマスクの開口部分の幅を広げて、前記第1導電型半導体基板の表面の、前記エッチング工程においてエッチングされずに残った半導体部分を露出する露出工程と、 前記第1導電型半導体基板の、前記露出工程で露出された半導体部分と、前記トレンチとに、第2導電型半導体の層をエピタキシャル成長する層形成工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/336 ,  H01L 29/78 ,  H01L 21/20 ,  H01L 21/205
FI (5件)：
H01L29/78 658E ,  H01L29/78 652H ,  H01L29/78 658G ,  H01L21/20 ,  H01L21/205
Fターム (23件)：
5F045AA03 ,  5F045AB02 ,  5F045AC05 ,  5F045AC13 ,  5F045AD13 ,  5F045AD14 ,  5F045AE29 ,  5F045AF03 ,  5F045AF11 ,  5F045AF12 ,  5F045AF20 ,  5F045EE12 ,  5F045EE13 ,  5F045HA06 ,  5F152LL02 ,  5F152LM02 ,  5F152LM04 ,  5F152LM05 ,  5F152MM02 ,  5F152MM04 ,  5F152MM07 ,  5F152NN03 ,  5F152NQ03
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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