特許
J-GLOBAL ID：201003051538996351

データ処理装置、メモリ制御回路およびメモリ制御方法

発明者：
寺内 洋二

寺内 洋二 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2008-248560
公開番号（公開出願番号）：特開2010-079686
出願日： 2008年09月26日
公開日（公表日）： 2010年04月08日
要約：
【課題】既にデータが書き込まれたメモリ領域に誤ってデータを書き込むことを防止するデータ処理装置、メモリ制御回路、メモリ制御方法を提供する。【解決手段】データ処理装置(10)は、メモリ(16)と、付加ビット生成部(31)と、書き込み状態判定部(32)とを具備する。付加ビット生成部(31)は、メモリ(16)の指定されたアドレスに書き込む書き込み期待値に基づいて、書き込み期待値に付加する付加ビットを生成する。この付加ビットと書き込み期待値とは、書き込みデータとしてメモリ(16)に供給されてアドレスのメモリセルに格納される。書き込み状態判定部(32)は、指定されたアドレスのメモリセルが保持する格納データを読み出して、書き込み状態を判定する。このメモリ(16)は、不揮発性メモリであるフラッシュメモリであることが好ましい。【選択図】図3
請求項（抜粋）：
メモリと、 前記メモリの指定されたアドレスに書き込む書き込み期待値に基づいて、前記書き込み期待値に付加する付加ビットを生成する付加ビット生成部と、前記付加ビットと前記書き込み期待値とは書き込みデータとして前記メモリに供給されて前記アドレスのメモリセルに格納され、 前記アドレスの前記メモリセルが保持する格納データを読み出して、書き込み状態を判定する書き込み状態判定部と を具備する データ処理装置。
IPC (2件)：
G06F 21/24 ,  G11B 20/18
FI (7件)：
G06F12/14 560A ,  G11B20/18 520C ,  G11B20/18 522Z ,  G11B20/18 512B ,  G11B20/18 550E ,  G11B20/18 572H ,  G11B20/18 574E
Fターム (3件)：
5B017AA02 ,  5B017BA09 ,  5B017CA12
引用特許：
出願人引用 (3件)

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