特許
J-GLOBAL ID：201003051724919766

半導体基板の製造方法

発明者：
小林 裕之

小林 裕之 について

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伊丹 隆

伊丹 隆 について

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曲 偉峰

曲 偉峰 について


出願人/特許権者：
信越半導体株式会社

信越半導体株式会社 について


代理人 (1件)： 好宮 幹夫
公報種別：公開公報
出願番号（国際出願番号）：特願2008-279491
公開番号（公開出願番号）：特開2010-109141
出願日： 2008年10月30日
公開日（公表日）： 2010年05月13日
要約：
【課題】高生産性・低コストで、強力なゲッタリング能力を有し、かつ金属不純物濃度の低い半導体基板を製造することのできる半導体基板の製造方法を提供する。【解決手段】少なくとも、シリコン基板を準備する工程と、該シリコン基板にイオン注入を行う工程と、該イオン注入を行った前記シリコン基板の主表面上にエピタキシャル層を形成する工程と、を有する半導体基板の製造方法であって、前記イオン注入工程は、注入イオンの加速・質量分析の後の後段加速を行わずに直に前記シリコン基板にイオン注入を行う工程とし、かつ前記イオン注入工程の後、前記エピタキシャル層形成工程の前に、前記シリコン基板の表面をエッチングする洗浄を行う洗浄工程を有することを特徴とする半導体基板の製造方法。【選択図】図1
請求項（抜粋）：
少なくとも、シリコン基板を準備する工程と、該シリコン基板にイオン注入を行う工程と、該イオン注入を行った前記シリコン基板の主表面上にエピタキシャル層を形成する工程と、を有する半導体基板の製造方法であって、 前記イオン注入工程は、注入イオンの加速・質量分析の後の後段加速を行わずに直に前記シリコン基板にイオン注入を行う工程とし、 かつ前記イオン注入工程の後、前記エピタキシャル層形成工程の前に、前記シリコン基板の表面をエッチングする洗浄を行う洗浄工程を有することを特徴とする半導体基板の製造方法。
IPC (4件)：
H01L 21/322 ,  H01L 21/324 ,  H01L 27/146 ,  H01L 27/148
FI (5件)：
H01L21/322 J ,  H01L21/324 X ,  H01L27/14 A ,  H01L27/14 B ,  H01L21/322 Y
Fターム (6件)：
4M118AA05 ,  4M118AB01 ,  4M118BA10 ,  4M118BA14 ,  4M118EA01 ,  4M118EA14
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
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