特許
J-GLOBAL ID：201003072054866515

半導体装置及び半導体装置の製造方法

発明者：
猪原 正弘

猪原 正弘 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (4件)： 平田 忠雄 ,  角田 賢二 ,  中村 恵子 ,  遠藤 和光
公報種別：公開公報
出願番号（国際出願番号）：特願2008-166876
公開番号（公開出願番号）：特開2010-010324
出願日： 2008年06月26日
公開日（公表日）： 2010年01月14日
要約：
【課題】基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差より小さい材料から形成される。【選択図】図1
請求項（抜粋）：
半導体素子が形成される素子領域を有する基板と、 前記素子領域の隣接部分の前記基板に形成されるビアホールと、 前記ビアホール内に絶縁層を介して設けられる導通部と、 前記基板と前記絶縁層との間に設けられる緩衝層と を備え、 前記緩衝層は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置。
IPC (5件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/318 ,  H01L 21/314 ,  H01L 21/312
FI (4件)：
H01L21/88 J ,  H01L21/318 B ,  H01L21/314 A ,  H01L21/312 B
Fターム (79件)：
5F033GG01 ,  5F033HH03 ,  5F033HH04 ,  5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH15 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH25 ,  5F033HH27 ,  5F033HH36 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ15 ,  5F033JJ16 ,  5F033JJ19 ,  5F033JJ20 ,  5F033JJ36 ,  5F033LL04 ,  5F033MM30 ,  5F033NN29 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033QQ70 ,  5F033QQ73 ,  5F033QQ76 ,  5F033QQ82 ,  5F033RR01 ,  5F033RR03 ,  5F033RR04 ,  5F033RR05 ,  5F033RR06 ,  5F033RR07 ,  5F033RR08 ,  5F033RR11 ,  5F033RR15 ,  5F033RR21 ,  5F033RR22 ,  5F033SS08 ,  5F033SS11 ,  5F033SS25 ,  5F033SS27 ,  5F033TT02 ,  5F033TT04 ,  5F033TT07 ,  5F033VV06 ,  5F033XX01 ,  5F033XX19 ,  5F058AA10 ,  5F058AC02 ,  5F058AH01 ,  5F058AH02 ,  5F058AH04 ,  5F058BA20 ,  5F058BC08 ,  5F058BC20 ,  5F058BF02 ,  5F058BJ01 ,  5F058BJ02 ,  5F058BJ04
引用特許：
出願人引用 (1件) 審査官引用 (3件)

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