特許
J-GLOBAL ID：201003081475271889

プログラマブル論理回路の起動保障方法及びそのプログラマブル論理回路装置

発明者：
堀内 大資

堀内 大資 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (5件)： 柿本 恭成 ,  阿仁屋 節雄 ,  油井 透 ,  清野 仁 ,  福岡 昌浩
公報種別：公開公報
出願番号（国際出願番号）：特願2008-232060
公開番号（公開出願番号）：特開2010-066961
出願日： 2008年09月10日
公開日（公表日）： 2010年03月25日
要約：
【課題】メモリの冗長化を行ってFPGAの起動を保障する【解決手段】FPGA周辺回路は、論理回路データが格納されたメインメモリ21及びサブメモリ22と、FPGA10と、異常監視回路40と、メモリ切替回路30とを有している。FPGA10は、電源投入後の起動時に初期化を行った後、メインメモリ21に格納された論理回路データを読み出し、コンフィグレーションを行う。異常監視回路40は、FPGA10における初期化完了からコンフィグレーション完了までの経過時間を監視し、その経過時間が設定時間を超えると、メインメモリ21が異常であると判断して異常通知信号S40aを発生する。メモリ切替回路30は、異常通知信号S40aを受信すると、メインメモリ21をサブメモリ22に切り替え、再度FPGA10に対してコンフィグレーションを行わせる。【選択図】図1
請求項（抜粋）：
電源投入後の起動時に、第1のメモリ及び第2のメモリに格納された論理回路データのうちのいずれか一方のメモリの論理回路データを読み出してコンフィグレーションし、論理回路の構成を決定するプログラマブル論理回路の起動保障方法であって、 前記プログラマブル論理回路の起動時において、前記プログラマブル論理回路が、初期化を行った後に、前記第1のメモリに格納された前記論理回路データを読み出し、コンフィグレーションを行ってこれが完了するまでの前記プログラマブル論理回路におけるコンフィグレーション状態の経過時間を監視し、前記経過時間が設定時間を超えると、前記第1のメモリが異常であると判断して異常通知信号を発生する監視処理と、 前記異常通知信号を受信すると、前記第1のメモリを前記第2のメモリに切り替え、前記第2のメモリに格納された前記論理回路データにより再度前記プログラマブル論理回路に対してコンフィグレーションを行わせるメモリ切替処理と、 を有することを特徴とするプログラマブル論理回路の起動保障方法。
IPC (5件)：
G06F 11/00 ,  H03K 19/173 ,  G06F 11/30 ,  G06F 9/445 ,  G06F 12/16
FI (5件)：
G06F9/06 630A ,  H03K19/173 101 ,  G06F11/30 310C ,  G06F9/06 650H ,  G06F12/16 310J
Fターム (15件)：
5B018GA04 ,  5B018HA04 ,  5B018KA13 ,  5B018NA06 ,  5B042GA07 ,  5B042JJ24 ,  5B042JJ25 ,  5B042JJ36 ,  5B176EB03 ,  5J042BA01 ,  5J042BA11 ,  5J042CA00 ,  5J042CA12 ,  5J042CA20 ,  5J042DA00
引用特許：
出願人引用 (3件)

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