半導体構造、複数のラインを形成する方法、および高密度構造と低密度構造を単一フォトマスクで形成する方法

発明者： , ,
出願人/特許権者：
代理人 (2件)：野村泰久 , 大菅義之
公報種別：公表公報
出願番号（国際出願番号）：特願2009-552682
公開番号（公開出願番号）：特表2010-520639
出願日： 2008年02月15日
公開日（公表日）： 2010年06月10日
要約：

いくつかの実施形態は、犠牲材料に沿ったポリマースペーサーの形成、犠牲材料の除去、および集積回路の製造中におけるマスクとしてのポリマースペーサーの利用、を含む。ポリマースペーサーマスクは、例えばフラッシュメモリアレイのフラッシュゲートをパターン化するために利用されてもよい。いくつかの実施形態では、ポリマーは大きな犠牲構造と小さな犠牲構造にわたって同時に形成される。ポリマーは、小さな犠牲構造にわたってよりも、大きな犠牲構造にわたっての方が厚く、こうした厚さの差を利用して、高密度構造と低密度構造を単一フォトマスクで製造する。

請求項（抜粋）：

ベースと、前記ベースの上の導電性材料と、前記導電性材料の上の第一のマスキング材料と、前記第一のマスキング材料の上の少なくとも二つのパターン化マスキング構造とを含む半導体アセンブリを提供するステップであって、前記パターン化マスキング構造のうちの一方は第一のマスキング構造であり、他方は第二のマスキング構造であり、前記第一のマスキング構造は、少なくとも一断面に沿って前記第二のマスキング構造よりも幅狭であり、前記パターン化マスキング構造は、コア材料と、前記コア材料に沿った周辺材料とを含み、前記第一のマスキング構造の前記周辺材料および前記コア材料は第一の周辺材料および第一のコア材料であり、前記第二のマスキング構造の前記周辺材料および前記コア材料は第二の周辺材料および第二のコア材料であり、前記第一の周辺材料は前記第一のコア材料に沿って側壁スペーサーを形成し、前記第一のコア材料の上にキャップを形成せず、前記第二の周辺材料は前記第二のコア材料に沿って側壁スペーサーを形成し、前記第二のコア材料の上にキャップも形成する、ことを特徴とするステップと、前記第一のコア材料を除去し、前記第一の周辺材料を一組の間隔の空いた幅狭ラインパターンとして残すステップであって、前記第二のコア材料は、前記第一のコア材料を除去した後に残り、残存する前記第二のコア材料と前記第二の周辺材料はあわせて幅広ラインパターンを形成する、ことを特徴とするステップと、前記幅狭ラインパターンと前記幅広ラインパターンを前記第一のマスキング材料へ転写するステップと、前記幅狭ラインパターンと前記幅広ラインパターンを前記第一のマスキング材料から前記導電性材料へ転写し、前記導電性材料を含む少なくとも三つのラインを形成するステップと、を含む方法。

IPC (4件)：

H01L 21/027 , H01L 21/306 , H01L 21/28 , H01L 21/321

FI (4件)：

H01L21/30 570 , H01L21/302 105A , H01L21/28 E , H01L21/88 C

Fターム (38件)：

4M104BB01 , 4M104BB14 , 4M104BB18 , 4M104BB19 , 4M104BB29 , 4M104CC05 , 4M104DD71 , 4M104GG16 , 4M104HH14 , 5F004DA00 , 5F004DA01 , 5F004DA04 , 5F004DA15 , 5F004DA16 , 5F004DB01 , 5F004DB03 , 5F004DB07 , 5F004EA06 , 5F004EA07 , 5F004EA11 , 5F004EA12 , 5F004EA13 , 5F004EA15 , 5F004EA23 , 5F004EB02 , 5F033MM29 , 5F033QQ08 , 5F033QQ09 , 5F033QQ16 , 5F033QQ25 , 5F033QQ26 , 5F033QQ35 , 5F033VV06 , 5F033VV16 , 5F033XX03 , 5F046AA28 , 5F046JA22 , 5F046LA18

引用特許：

審査官引用 (3件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願2005-119864 出願人：株式会社東芝
半導体装置とその製造方法
公報種別：公開公報出願番号：特願平11-043888 出願人：株式会社東芝
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2001-314164 出願人：株式会社東芝

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